多級流水線處理機的少課時實踐內容設計

劉玉潔, 沈世全

(1. 中國民航大學 計算機科學與技術學院, 天津　300300；2. 廈門航空有限公司 杭州分公司, 浙江 杭州　310000)

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多級流水線處理機的少課時實踐內容設計

劉玉潔1, 沈世全2

(1. 中國民航大學 計算機科學與技術學院, 天津300300；2. 廈門航空有限公司 杭州分公司, 浙江 杭州310000)

以少課時教學為前提,基于FPGA技術設計了一個適用于本科生的多級流水線處理機的實踐內容。通過精簡處理機結構、縮減運算規模,設計了一個學生能夠在有限課時內實現的多級流水乘法處理機,并提出了流水線瓶頸段問題的解決方案，收到了良好的教學效果。

多級流水線處理機； 實踐內容設計;FPGA； 計算機體系結構

流水線技術是現代計算機系統設計中的關鍵技術,也是計算機體系結構課程中的重要內容。面對少課時的實踐授課情況,設計出適合于本科學生計算機專業學生的流水線處理機的實踐內容,有利于提高學生的系統設計能力,以及對CPU關鍵技術的掌握。

1　實驗環境選擇

對于流水線處理機的實踐,一般可采用的方法有兩種:一種是基于模擬器的設計方式；另一種是基于FPGA技術的設計方式。

基于模擬器下的設計方式,是在模擬器環境下,用程序來實現對流水線工作方式的模擬。常用的模擬器有WinDLX[1]、DLXView[2]、SimpleScalar[3]等。由于模擬器的特點,其設計出的多級流水線更接近于一段程序,而非CPU設計,難以讓學生從本質上體會流水設計的意義。

基于FPGA技術的設計方式,要求學生利用可編程芯片,從指令系統開始,完成邏輯設計到物理實現的一臺流水線處理機[4]。此方法學生的參與度高,設計過程能促使學生更加深入思考各部件間的聯系與工作方式，但此方法對于本科學生而言工作量較大、設計難度較大[5]。

為了保證在少課時情況下的教學質量[6],本文在基于FPGA技術設計流水線的基礎上,精簡設計及運算規模,設計以突出流水線技術為主要目標的流水線處理機實踐項目。

2　多級流水線處理機的實踐內容設計

2.1精簡的乘法流水處理機

運算規模越大、指令系統越復雜、控制復雜度越高,設計及實現需要的時間就越多,如浮點[7]、雙精度、矩陣[8]等數據源的乘法運算。

故此在保證設計關鍵及難點不變的前提下,選用四位的數據流與地址流,以減小邏輯實現的規模，并摒棄復雜的控制[9],保留流水線必需的控制部分、時序部分、運算部分,輸入/輸出部分以及存儲部分,形成一個精簡的流水處理機。

2.2多級流水線的模塊化設計

流水線設計的基本關鍵點是如何保證各部件在時間上的并行性。指令在流水過程中需被分解為若干子過程,這些子過程的功能由相應的部件完成。通過各部件時間均保持一致才能保證不同指令的子過程能夠重疊成功。

流水線的基本結構包括三大部分:鎖存器部分、時序部分、功能段部分[10]。功能段部分反映了流水線實現的功能,各功能段可以相互獨立地對一些信息進行操作；在相鄰的兩個功能段之間用鎖存器連接,用以保證各子過程的執行時間一致；傳遞的信息在各個功能段之間的傳輸由時序來控制。

在設計中,以子過程與基本結構的概念作為依據,進行模塊化設計,各模塊功能清晰、耗時相等,并可要求學生以頂層電路的方式體現出來。模塊化可督促學生理清思路,并以小見大地理解多級流水線設計的一般規律。

2.3帶有瓶頸段的三級流水線

根據流水線的模塊化設計方法,以及二進制乘法的運算法則,設計流水線原理圖見圖1(a):流水線分為讀RAM、邏輯與、邏輯加3個功能部件,中間以寄存器堆所構成的鎖存器加以鏈接。時序部分則由時序發生器將系統時鐘(clk)分頻為t1～t4共4個節拍,為各部件提供內部時序脈沖。圖中的BCD轉碼,是輸出部分。為了便于觀察,將8位二進制乘法結果,轉碼為BCD碼,分3組顯示[11]。

圖1　乘法流水線設計

根據流水段原理圖,在QUARTUSⅡ中實現乘法流水頂層電路圖見圖1(b)。在編碼與調試成功之后,建立仿真文件[12]。設置仿真時鐘clk周期為20ns,得到圖2的仿真結果。從圖2中可觀察到每2拍(2個t4)讀到一組A和B,1拍后推進到流水的下一級q0—q3。測試的乘法運算結果正確,且為每2拍輸出一個結果。

圖2　有瓶頸段乘法流水線的時序仿真

利用帶有FPGA芯片插板的實驗設備,將電路下載到CycloneⅢ系列芯片中,由該芯片實現乘法流水線處理機的功能,并將輸出顯示在實驗設備的數碼管上,見圖3。圖3中前3位顯示的是3組BCD碼的結果,第4個數碼管顯示的是時序,通過觀察可判斷時序與結果輸出的關系為每2拍輸出一個結果。學生亦可通過綁定不同輸出端,觀察流水線每一級的輸出。

圖3　數碼管顯示的運算結果

流水線每2拍輸出一個運算結果的時序關系,說明流水線中有瓶頸段存在,且該瓶頸段的工作時長為2拍。在QUARTUSⅡ中分析乘法流水線電路圖可知,“讀RAM”段電路圖(見圖4),即地址1拍,讀RAM1拍(此處為簡化控制的目的,采取了由計數器產生地址的方式,非唯一方案)。故此共需2拍才能讀出存儲器中的內容,是整個流水線中的瓶頸段。

圖4　“讀RAM”段

3　流水線瓶頸段的解決方案

3.1流水線瓶頸段的消除

消除瓶頸段是流水線優化的一種常用技術[13]。消除瓶頸段有兩種方法:瓶頸段再細分和重復設置多套瓶頸段。本文采用重復設置設備的方法來消除“讀RAM”瓶頸段,需2套瓶頸段設備并聯來實現瓶頸段的消除,則流水線原理圖需修改為圖5。

圖5　消除瓶頸段的流水線原理圖

并聯的瓶頸段電路圖見圖6(a),設置2個“讀RAM”,操作數A和B分別存在2個隨機訪問存儲器RAM中。消除瓶頸段的流水段電路圖見圖6(b)。

圖6　消除瓶頸段的乘法流水線

修改電路并編譯成功后,以同一仿真文件、相同的設置對消除了瓶頸段的流水線進行仿真,得到仿真結果如圖7所示。從圖7中可觀察到流水線每一拍輸出一個結果,且測試的乘法運算結果正確。

圖7　消除瓶頸段乘法流水線的時序仿真

下載至FPGA芯片后,在實驗設備的數碼管上,可直觀地觀察乘法流水線的運行結果。學生可觀察各個乘法在流水線充滿后,每一拍輸出一個乘法結果。

3.2時空圖及參數對比

配合理論課程內容,可要求學生畫出消除瓶頸段前后的時空圖,以計算2個流水線處理機的各項參數。帶有瓶頸段的流水線的時空圖[14]見圖8(a),圖8(b)則是消除瓶頸段后的流水線時空圖。對比兩圖中可直

觀看出同樣進行4對乘法,消除瓶頸前需9拍,而消除后僅需6拍。圖8(a)中可觀察到流水線中除瓶頸段外,其他流水段并未充滿,流水線利用率較低。圖8(b)中各個流水段均充滿。分別計算其各主要參數可得:帶有瓶頸段的流水線吞吐率Tp≈0.44,加速比S≈1.78,效率E≈0.59；消除瓶頸段后吞吐率Tp≈0.89,加速比S≈2.67,效率E≈0.89。可以看到消除掉瓶頸段后,流水線的各項參數都有大幅度提高。

圖8　乘法流水線時空圖

4　實踐的開放性和可擴展性

由于采取FPGA技術,此實踐內容不僅具有適用于少課時教學的優點,而且也具備很好的設計開放性。乘法流水線處理機中,二進制乘法的邏輯實現方式多樣,如陣列法、查表法、移位相加法、Booth法、判斷壓縮法等[15],在教學中可只給出實踐目的和流水線設計的常用技術,不設置唯一的正確答案。學生可利用FPGA芯片設計靈活的特點,設計出不同的方案,有利于學生充分擴展思維。

另外,對于需求較高且有精力的學生,實踐內容可以很方便地進一步擴展,如擴大運算規模為8位、16位,或增加指令控制功能,使精簡的流水處理機變成一個能夠執行簡單程序的流水線處理機。

5　結語

基于FPGA芯片的乘法流水處理機,結構相對簡單,運算規模小,流水線設計完整,在實際應用中收到了良好的教學效果。絕大部分學生可在2～3次實踐課內依次完成帶有瓶頸段的乘法流水處理機、消除瓶頸段的乘法流水處理機的全部設計與實現。確保了學生在少課時教學的情況下,切實地掌握流水線相關設計技術,保證了教學質量。

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Apracticaldesignformultistagepipelineprocessorinless-lessonsteaching

LiuYujie1,ShenShiquan2

(1.CollageofComputerScienceandTechnology,CivilAviationUniversityofChina,Tianjin300300,China；2.HangzhouBranch,XiamenAirlinesLtd.Co.,Hangzhou310000,China)

BasedonFPGAchipsandthetechnology,apracticaldesignisproposedfortheless-lessonsteachingofundergraduatestudents.Byreducingthearchitectureoftheprocessor,anddecreasingthescaleofcomputing,amultistagepipelinedmultiplicationprocessorisproduced.Andtheproblemofbottlenecksectioninpipelineissolved.

multistagepipelineprocessor；practicaldesign;FPGA；computerarchitecture

DOI:10.16791/j.cnki.sjg.2016.07.023

2015-11-24

中國民航大學教育教學改革研究項目“基于芯片設計的計算機體系結構的實踐課程開發”(205002240220)

劉玉潔(1973—)，女，天津，工學博士，高級實驗師，研究方向為實踐教學研究和計算機系統設計.

E-mail：yjliu@cauc.edu.cn

TP303;G642.0

A

1002-4956(2016)7-0096-04