一種寬帶小步進微波頻率源設(shè)計

貴州航天計量測試技術(shù)研究所　胡天濤　劉　興　謝韋春駐三五三一廠軍事代表室　石宏圖

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一種寬帶小步進微波頻率源設(shè)計

貴州航天計量測試技術(shù)研究所胡天濤劉興謝韋春
駐三五三一廠軍事代表室石宏圖

本文提出了一種簡便易于實現(xiàn)的寬帶小步進微波頻率源設(shè)計方案，該方案電路結(jié)構(gòu)簡單，易于頻率源小型化設(shè)計。本文方案基于DDS+PLL的方式實現(xiàn)，DDS芯片選用ADI公司生產(chǎn)的AD9914，利用AD9914參考時鐘頻率高、輸出信號頻率高特點，DDS輸出500～900MHz信號激勵鎖相環(huán)，較高的鑒相頻率可降低環(huán)路分頻比，降低了鎖相環(huán)的相噪惡化。經(jīng)測試，輸出信號的頻率范圍10～18GHz，步進100Hz，15GHz輸出信號相噪-98dBc/Hz@10kHz，該方案對微波頻率源DDS+PLL的設(shè)計方法和頻率源小型化設(shè)計有一定借鑒意義。

微波頻率源；鎖相環(huán)；DDS

1.引言

微波頻率源作為軍用電子系統(tǒng)的核心，對頻率穩(wěn)定度、低相噪、低雜散、捷變頻有了越來越高的要求，并隨著技術(shù)的發(fā)展要求系統(tǒng)具有小型化、輕量化特點［1］。頻率合成技術(shù)發(fā)展至今經(jīng)歷了直接頻率合成，鎖相環(huán)頻率合成，直接數(shù)字頻率合成，混合頻率合成等幾個階段［2］［3］，如今微波頻率源設(shè)計時應(yīng)權(quán)衡頻率范圍、頻率分辨率、跳頻時間、相噪、雜散等指標，運用較為簡便合理的混合方式實現(xiàn)。直接數(shù)字頻率合成技術(shù)的出現(xiàn)極大的豐富了頻率合成技術(shù)的方法，隨著半導(dǎo)體工藝的不斷進步，高性能、功能集成且封裝尺寸小的 DDS 產(chǎn)品正快速發(fā)展，DDS具有極低的頻率分辨率，極快的跳頻時間，以及便于操控的數(shù)字控制接口，現(xiàn)今廣泛應(yīng)用于各類頻率合成技術(shù)方案中［2］［3］。DDS最大的缺點是輸出信號雜散大，頻率不高，而鎖相環(huán)既有倍頻作用又能有效抑制環(huán)路帶寬外的雜波，因此DDS+PLL的頻率合成方案已廣泛展開使用［4］。本文根據(jù)指標要求，采用DDS作為鎖相環(huán)參考信號的方式設(shè)計了一種寬帶小步進微波頻率源，相比已報道的文獻方法，本文采用高達900MHz的DDS輸出信號作為鎖相環(huán)鑒相頻率，有效提高了輸出信號的相位噪聲特性，運用一種較為簡便的方案實現(xiàn)了綜合較好的結(jié)果。

2.方案設(shè)計

DDS+PLL的頻率合成方法已廣泛運用于微波頻率源設(shè)計之中，它能有效提高鎖相環(huán)的頻率分辨率，抑制DDS輸出的遠端雜散，但此方法的頻率切換時間由鎖相環(huán)決定，犧牲了DDS的捷變頻特性，并且在鎖相環(huán)環(huán)路帶寬內(nèi)的近端雜散將會惡化20lgN［5］。DDS與鎖相環(huán)的混合頻率綜合的方法一般有DDS直接激勵鎖相環(huán)［6］、DDS內(nèi)插鎖相環(huán)［7］、DDS作為小數(shù)分頻器［8］、DDS與鎖相環(huán)直接混頻［9］等方案。本文基于DSS激勵鎖相環(huán)的方法，利用DDS輸出頻率分辨率高的特點實現(xiàn)輸出信號頻率的小步進要求，通過提高鎖相環(huán)鑒相頻率和降低環(huán)路分頻比的方式改善輸出信號相位噪聲，且通過增加環(huán)路帶寬降低跳頻時間，實現(xiàn)了步進為100Hz的10～18GHz寬帶微波信號輸出。

圖1　微波頻率源系統(tǒng)方案

直接數(shù)字頻率合成技術(shù)（DDS）是實現(xiàn)微波信號源小步進的簡易方法，但DDS具有輸出頻率不高，輸出雜散大的固有缺點［10］。理想的DDS輸出除了有用信號以外，還會在輸出信號f0兩端產(chǎn)生交調(diào)分量n*f0±m(xù)*fc，除此以外還包含相位截斷誤差、幅度量化誤差、DAC非線性等產(chǎn)生的雜散信號。通過采用DDS激勵鎖相環(huán)的方法，可以將DDS的輸出信號倍頻至較高頻段，此外鎖相環(huán)對環(huán)路帶寬外的雜散信號有抑制作用，對于環(huán)路帶寬內(nèi)的雜散會惡化20lgN（dB）。

DDS電路采用ADI公司生產(chǎn)的AD9914芯片，它的參考時鐘高達3.5GHz，具有較高的信號輸出頻率。DDS的輸出信號用于激勵鎖相環(huán)電路，該鎖相環(huán)通過一個寬帶VCO實現(xiàn)微波信號輸出，輸出信號末端采用一個可變增益放大器實現(xiàn)功率放大和調(diào)節(jié)輸出信號功率平坦度。鎖相環(huán)的分頻比可選取為20，則要求DDS的輸出信號為500～900MHz，較高的鎖相環(huán)鑒相頻率和較低的環(huán)路分頻比能有效抑制近端雜散和相位噪聲惡化，獲得較高的性能指標。AD9914輸出信號近端雜散抑制＜-90dBc，經(jīng)過20lgN（N=20）惡化后近端雜散抑制＜-63dBc。

圖2　鎖相環(huán)電路方案

DDS 輸出信號經(jīng)過鎖相環(huán)后相噪變化為：

鎖相環(huán)環(huán)內(nèi)相位噪聲：

VCO 輸出的環(huán)內(nèi)總相位噪聲為：

該計算值是根據(jù)芯片資料估算的數(shù)據(jù)，實際由于參考時鐘和電源的影響，輸出信號的相噪會低于理想計算值。該方案的跳頻時間由鎖相環(huán)決定，根據(jù)VCO和鎖相環(huán)的噪聲特性可將環(huán)路帶寬擴展到1MHz，從而降低變頻時間。本方案提供了一種兼顧頻率分辨率、雜散抑制、跳頻時間、相位噪聲綜合設(shè)計的微波頻率源設(shè)計方案，且電路結(jié)構(gòu)簡單，易于實現(xiàn)小型化設(shè)計。

3.電路設(shè)計與測試結(jié)果

電路加工采用混合集成電路的工藝與方法，印制板采用板材Rogers4350與FR4的層疊混壓技術(shù)，電路結(jié)構(gòu)如圖3所示。

圖3　鎖相環(huán)電路結(jié)構(gòu)與實物圖

圖4　15GHz輸出信號相噪測試曲線

經(jīng)過測試，設(shè)置DDS的參考時鐘頻率fr=3.5GHz，環(huán)路分頻比N=20時，相噪測試結(jié)果圖4所示，15GHz輸出信號相噪達到-98dBc/

Hz@10kHz，測試數(shù)據(jù)可以表明，提高鎖相環(huán)鑒相頻率能獲得較好的相噪指標。通過實物加工與實驗測試，驗證了本文DDS+PLL方案的可行性，頻率源的相位噪聲、雜散抑制、頻率分辨率等參數(shù)得到綜合較優(yōu)的結(jié)果，且電路結(jié)構(gòu)簡單、體積小。

4.結(jié)論

本文采用DDS激勵鎖相環(huán)的方式實現(xiàn)了10～18GHz的寬帶小步進微波頻率源設(shè)計，采用較高的鑒相頻率提高了鎖相環(huán)輸出信號相位噪聲。經(jīng)過實驗驗證，窄帶雜散抑制＜-60dBc，寬帶雜散抑制＜-65dBc，15GHz輸出信號相噪-98dBc/Hz@10kHz。得到一個相位噪聲、雜散抑制、頻率分辨率等參數(shù)綜合較優(yōu)的結(jié)果，且方案簡易便于小型化設(shè)計。

［1］Manassewitsch V，何松柏，宋亞梅等.頻率合成原理與設(shè)計：第三版［M］.北京:電子工業(yè)出版社，2008.

［2］萬天才.頻率合成器技術(shù)發(fā)展動態(tài)［J］.微電子學(xué)，2004（4）.

［3］張廣棟.C 波段頻率合成器的研制［D］.成都:電子科技大學(xué)，2004.

［4］張厥盛，鄭繼禹，萬心平.鎖相技術(shù)［M］.西安:西安電子科技大學(xué)出版社，1991.

［5］陳科，葉建芳，馬三涵.基于DDS+PLL技術(shù)頻率合成器的設(shè)計與實現(xiàn)［J］.國外電子測量技術(shù)，2010，29（4）:43-47.

［6］楊 杰，楊 光，蔣國瓊等.基于DDS激勵PLL寬帶低雜散頻率合成器［J］.信息與電子工程，2013（5）:757-761.

［7］舒燕，李青平，孫樺.基于DDS內(nèi)插PLL的設(shè)計分析［J］.無線電工程，2009，39（8）:45-48.

［8］張越成，要志宏，趙瑞華.DDS作為分頻器在鎖相環(huán)中的應(yīng)用研究［J］.半導(dǎo)體技術(shù)，2003，28（10）:70-73.

［9］張子軒，彭浩.C波段寬帶捷變頻率綜合器設(shè)計［J］.電子產(chǎn)品世界，2014（10）:29-31.

［10］Saul， P.H.； Mudd， M.S.J.” A direct digital synthesizer with 100-MHz output capability” Solid-State Circuits， IEEE Journal of Volume:23.

胡天濤，男，碩士研究生，畢業(yè)于電子科技大學(xué)，現(xiàn)就職于貴州航天計量測試技術(shù)研究所，現(xiàn)主要從事微波、毫米波電路與系統(tǒng)設(shè)計。