一種高速高精度的開環CMOS采樣保持電路

唐小麗，段吉海，徐衛林，向指航

(桂林電子科技大學 信息與通信學院，廣西 桂林　541004)

一種高速高精度的開環CMOS采樣保持電路

唐小麗，段吉海，徐衛林，向指航

(桂林電子科技大學 信息與通信學院，廣西 桂林541004)

摘要：針對開關隨輸入信號幅度變化而導致的非線性，提出了一種基于柵壓自舉開關、帶輔助電容的開環采樣保持電路。電路采用雙電容采樣來消除電荷注入效應，并使用柵壓自舉開關代替傳統雙電容結構的輸入開關，降低了輸入開關的導通電阻，使得導通電阻與輸入信號幅度無關，提高了電路的線性度。基于SMIC 0.18 μm CMOS工藝的設計仿真結果表明，在電源電壓為1.8 V，輸入信號頻率為40 MHz，采樣頻率為500 MHz時，改進后的電路無雜散動態范圍為92.49 dB，信噪比為124.29 dB，有效位數達14.98位。

關鍵詞：采樣保持電路；輔助電容；電荷注入效應；自舉開關

模數轉換器(ADC)被廣泛應用于衛星通信系統、軍事航空電子設備等領域，而采樣保持電路作為ADC的一個重要組成部分，極大地影響了ADC的動態特性和輸入帶寬。按照拓撲結構，采樣保持電路可分為閉環采樣保持電路和開環采樣保持電路。閉環采樣保持電路包含一個閉環反饋，這也就限制了它的速度和穩定性。開環采樣保持電路則具有結構簡單、速度快、帶寬大等優點[1-2]，但由于線性度不高，限制了它的精度。其中影響線性度的最重要的因素是時鐘饋通和電荷注入效應。通過添加輔助電容可消除電荷注入效應，減小電路的非線性誤差[3]，但其輸入開關只采用普通的MOS開關，限制了電路的線性度。為此，采用自舉開關代替MOS開關，以達到采樣階段導通電阻與輸入信號無關，提高電路的線性度。

1基本結構及非理想特性

開環結構因為無全局反饋和補償電路，也無需考慮系統的穩定性，所以具有非常高的采樣速度。最基本的開環采樣保持(S/H)電路如圖1所示。主要由MOS晶體管、采樣電容Ch和單位增益的輸出緩沖器組成。

圖1　開環S/H電路Fig.1　Open-loop S/H circuit

設計采樣保持電路時，需要折中考慮以下因素。

1)帶寬。理想開關的關斷電阻為無窮大，導通電阻為零，但MOS管開關在導通時，卻有不可忽略的導通電阻。當MOS管導通時，開環S/H電路可以簡化為如圖2所示。此時電路的-3 dB帶寬為：

(1)

(2)

其中：Ron為導通電阻；Vin為輸入電壓；Vdd為電源電壓；Vth為閾值電壓；L、W分別為晶體管的長和寬。從式(2)可看出，導通電阻與輸入電壓相關，從而開關引入了非線性。從帶寬的角度考慮，要應用在高速領域，Ron不能過大。

圖2　開環S/H簡化電路Fig.2　Simplified open-loop S/H circuit

2)電荷注入效應。電荷注入效應如圖3所示，當晶體管導通時,其溝道中存在一定量的電荷，且總電荷可表示為：

(3)

圖3　電荷注入效應Fig.3　Charge injection effect

當晶體管關斷時，溝道電荷不能馬上消失，分別流向晶體管的源極和漏極，流向源極的電荷不會影響被采樣的電壓，流向漏極的電荷則在保持階段引起采樣電容保持的電壓發生誤差。假設有一半的溝道電荷流入漏極，引起的誤差為：

(4)

然而,溝道電荷在漏極和源極的分配比例是與多項參數相關的復雜函數[4]。

3)時鐘饋通。由于MOS晶體管的寄生電容，使得在采樣階段，時鐘信號通過柵漏交疊電容Coverlap將時鐘信號和輸出電壓耦合，如圖4所示。時鐘饋通引起的誤差為：

(5)

一般可通過增加虛擬開關的方法消除誤差。

圖4　時鐘饋通效應Fig.4　Clock feed-through effect

2電路分析

2.1底極板采樣技術

底極板采樣技術通過控制采樣開關在輸入開關之前斷開，從而保證電路在保持階段的溝道電荷不會流向采樣電容，避免引起誤差[1]。采用底極板采樣技術的S/H電路如圖5所示。由于在X1、X2處M0、M1、M2漏極寄生電容的存在，使得在采樣開關斷開時仍存在通道，使得溝道電荷流向采樣電容。因此，底極板采樣并不能完全消除保持階段的電荷注入效應。但此技術可以減小由電荷注入效應引起的誤差，因為此時的等效電容Ceq為采樣電容Ch和寄生電容Cp的串聯，小于采樣電容。

圖5　底極板采樣S/H電路Fig.5　S/H circuit with ground plate sampling

電荷注入效應引起的電壓誤差Verror表示如下：

(6)

(7)

(8)

其中Vin=Vin+-Vin-，Vth=Vth1-Vth2，是溝道電荷流入采樣電容的比例因子。

圖6　帶輔助電容的底極板采樣S/H電路Fig.6　S/H circuit with bottom plate sampling and auxiliary capacitors

增加輔助電容后，電荷注入效應引起的電壓誤差為：

(9)

(10)

(11)

對比式(8)、(11)可得出，在增加了輔助電容后，由電荷注入效應引起的誤差明顯降低。

2.2柵壓自舉開關底極板S/H電路

圖7　柵壓自舉開關底極板S/H電路Fig.7　S/H circuit with bottom plate sampling and gate voltage bootstrapped switch

采用輔助電容的底極板采樣技術雖然對保持階段的電荷注入效應有一定的消除作用，但其輸入開關只采用普通MOS晶體管。由式(2)可知，電路在采樣階段，晶體管導通電阻隨輸入信號幅度而變化，這樣極大地引入了非線性。所以，在采樣時，為了保證輸入開關的線性度，用柵壓自舉開關S1、S2代替普通MOS晶體管，以提高電路的性能。柵壓自舉開關底極板S/H電路如圖7所示。柵壓自舉開關底極板S/H電路運行模式如下：

1)跟蹤模式。所有的開關閉合，輸出隨輸入信號變化。

2)預采樣模式。M1、M2打開，使得M0兩端有相同的電壓，以保證在M0打開時兩端有固定的電荷注入。

3)采樣模式。M0打開。

4)輸入開關打開模式。柵壓自舉開關S1、S2打開，M3、M4關閉，吸收一部分輸入開關的電荷注入，M5、M6仍然關閉,形成低阻通道來吸收開關的電荷注入。

5)預保持模式。在吸收電荷后，M5、M6打開。

6)保持模式。M1、M2閉合，進入保持階段。

2.2.1柵壓自舉開關

開關S1、S2用柵壓自舉開關實現，如圖8所示[5]。

圖8　柵壓自舉開關電路Fig.8　Gate voltage bootstrapped switch circuit

當CK3為高電平時，CK2為低電平，M1、M3、M4、M6導通，自舉電容Cb被充電到電源電壓Vdd，晶體管M2、M5、M7、M8、M9關斷，電路處于保持階段。當CK3為低電平，CK2為高電平時，M1、M3、M4、M6關斷，晶體管M2、M5、M7、M8、M9導通，電路進入采樣階段，M9的柵源電壓為Cb保持的電源電壓。M9的導通電阻可表示為：

(12)

對比式(2)、(12)可看出，導通電阻不再與輸入電壓有關，從而提高了電路的線性度。但因M9柵極處寄生電容的存在，在導通時M9的柵源電壓實際上是對預充電電壓Vdd的分壓，根據電荷守恒原理，

(13)

其中：Vg,M9為M9的柵極電壓；Cp為M9柵極處的寄生電容。由式(13)可得M9的柵電壓

(14)

M9的柵源電壓

(15)

則M9的導通電阻為：

(16)

從式(16)可看出，M9的寄生電容對預充電電壓產生了分壓[8]。因此，自舉電容Cb必須足夠大，用以克服寄生電容對預充電電荷的分享。

2.2.2時鐘電路

在柵壓自舉開關底極板S/H電路中要用到5個不同的時鐘，時鐘電路如圖9所示。通過使用反向器構成邏輯門和一個或門來產生所需的時鐘，所有的時鐘只需一個輸入時鐘信號CKin。因為時鐘個數多，所以產生的時鐘性能直接影響采樣保持電路的性能，需要合理地設計反向器。

圖9　時鐘產生電路Fig.9　Clock generator circuit

2.2.3緩沖器

圖10　源跟隨緩沖器Fig.10　Source follower buffer

電路的緩沖器主要由PMOS晶體管作為電流源的源跟隨器實現，如圖10所示。由于緩沖器的增益隨輸入信號幅度變化，從而引起了非線性。其交流增益表達式為：

(17)

其中：gm為輸入管的跨導；rds為動態源漏電阻。

(18)

(19)

其中λ為溝道長度調制系數。從式(18)、(19)可看出，gm隨輸入變化，而rds也隨輸入變化，但變化的方向與gm相反。從式(17)可知，增益總小于1。采用PMOS晶體管的源跟隨器可減小體效應帶來的非線性。

3電路仿真

本研究在SMIC 0.18 μm CMOS工藝下，利用Cadence Spectres進行仿真驗證。在電源電壓為1.8 V的情況下，輸入一個幅度為0.6 V的峰峰值、頻率為40 MHz的正弦波，可得到在采樣頻率為500 MHz的輸出頻譜，如圖11所示。從圖11可看出，無雜散動態范圍(SFDR)為92.49 dB，即最高點與次高點之差。通過Matlab計算得到的信噪比(SNR)達124.29 dB，S/H電路良好的信噪比保證了高速高精度ADC的性能。

圖11　輸出頻譜Fig.11　Output spectrum

表1為本研究與其他文獻在不同采樣速率、不同輸入頻率下，信噪失真比(SNDR)的比較結果。從表1可看出，無論在何頻段下，本研究的性能均優于文獻[1，3，7]，在高頻時性能優于文獻[6]，但在低頻時性能不如文獻[6]。

表1　與同類高速S/H電路的SNDR性能比較

4結束語

通過改進已有的采用輔助電容的S/H電路，進一步提高了電路的線性度。仿真結果表明，在輸入信號頻率為40 MHz，采樣頻率為500 MHz時，改進后電路的SFDR為92.49 dB，SNR為124.29 dB，有效位數達14.98位。但由于本研究采用了輔助電容的方法消除電荷注入效應，即雙電容采樣，使得采樣頻率范圍有限，需要進一步改進。

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[8]譚智琴,王永祿,張龍生,等.一種高速采樣/保持電路的設計與分析[J].微電子學,2014,44(2):164-166.

編輯：張所濱

A high-speed and high-resolution open-loop CMOS sample and hold circuit

TANG Xiaoli, DUAN Jihai, XU Weilin, XIANG Zhihang

(School of Information and Communication Engineering, Guilin University of Electronic Technology, Guilin 541004, China)

Abstract：In order to improve the nonlinearity caused by switch changing with the input signal amplitude, an open-loop sample and hold circuit based on a gate voltage bootstrapped switch with auxiliary capacitor is proposed. Double capacitance sampling method is adopted to eliminate the charge injection effect. And the input switch with traditional double capacitance structure is replaced by a grid bootstrapped switch, the input switch conduction resistance is effectively reduced, which makes conduction resistance independent of the input signal and improves the linearity of the circuit. The circuit is fabricated in SMIC 0.18 μm CMOS process. Simulation results show that the improved circuit spurious-free-dynamic range is 92.49 dB, signal-to-noise ratio is 124.98 dB, the effective number of bit is 14.98 bit on the condition that 40 MHz input signal at 500 MHz sample frequency and 1.8 V supply voltage.

Key words：sample and hold circuit; auxiliary capacitance; charge injection effect; bootstrap switch

收稿日期：2016-01-01

基金項目：國家自然科學基金(61161003，61264001，61166004)；廣西自然科學基金(2013GXNSFAA019333)

通信作者：段吉海(1964-)，男，廣西桂林人，教授，博士，研究方向為射頻集成電路設計。E-mail:djh@guet.edu.cn

中圖分類號：TN43

文獻標志碼：A

文章編號：1673-808X(2016)02-0099-05

引文格式： 唐小麗，段吉海，徐衛林，等.一種高速高精度的開環CMOS采樣保持電路[J].桂林電子科技大學學報，2016,36(2):99-103.