基于AD9680的高速數(shù)據(jù)接口設(shè)計(jì)

摘 要：ADI公司的雙路14位1GSPS數(shù)模轉(zhuǎn)換器AD9680，采用JESD204B協(xié)議接口，文中基于Xilinx Virtex7 FPGA的GTX高速串口實(shí)現(xiàn)JESD204B協(xié)議，將串行數(shù)據(jù)轉(zhuǎn)換為14位的并行采樣數(shù)據(jù)。同時(shí)根據(jù)協(xié)議設(shè)計(jì)了擾碼解擾模塊，有效的提高了傳輸過程中的抗干擾性，最后對(duì)采集數(shù)據(jù)進(jìn)行了分析。

關(guān)鍵詞：JESD204B；高速串口；解擾

DOI：10.16640/j.cnki.37-1222/t.2016.17.093

1 引言

隨著系統(tǒng)帶寬和采樣率的不斷提高，在一些設(shè)備中需要用到高速數(shù)據(jù)采集和數(shù)據(jù)處理技術(shù)。JESD204B協(xié)議正是這樣一種用于高速數(shù)據(jù)采集的接口，目前主要用在ADC和FPGA之間的連接。由于對(duì)寬帶發(fā)射系統(tǒng)的需求逐漸增加，目前也出現(xiàn)了基于JESD204B協(xié)議的DAC，本文主要內(nèi)容只涉及到高速采集接口，即基于AD9680的高速數(shù)據(jù)接口的設(shè)計(jì)。

2 JESD204B協(xié)議

JESD204B通過三個(gè)階段來建立同步鏈路：代碼組同步（CGS）、初始通道同步（ILAS）和數(shù)據(jù)傳輸階段。鏈路需要以下信號(hào)：共享參考時(shí)鐘（器件時(shí)鐘），至少一個(gè)差分CML物理數(shù)據(jù)電連接，以及至少一個(gè)其他同步信號(hào)。使用哪些信號(hào)取決于Subclass：Subclass 0使用器件時(shí)鐘、通道和SYNC～；Subclass1使用器件時(shí)鐘、通道、SYNC～和SYSREF；Subclass2使用器件時(shí)鐘、通道和SYNC～。Subclass0在許多情況下足以滿足需求，Subclass1和Subclass 2提供了建立確定性延遲的方法，這在需要同步多個(gè)器件或需要系統(tǒng)同步或固定延遲的應(yīng)用中非常重要，例如一個(gè)系統(tǒng)的某個(gè)事件需要已知的采樣沿，或者某個(gè)事件必須在規(guī)定時(shí)間內(nèi)響應(yīng)輸入信號(hào)。

3 FPGA高速串口

3.1 硬件連接

ADI公司的雙路14位1GSPS數(shù)模轉(zhuǎn)換器AD9680，采用JESD204B協(xié)議接口，采用FPGA作為接收處理器，使用其中的高速串行接口，即GTX接口與AD9680的數(shù)據(jù)線連接，其連接關(guān)系如圖1所示，AD9680輸出四對(duì)差分?jǐn)?shù)據(jù)線，輸入一對(duì)SYNC差分線，一對(duì)SYREF差分線。四對(duì)查分?jǐn)?shù)據(jù)線分別對(duì)應(yīng)一個(gè)通道的高速串行數(shù)據(jù)，SYNC用來啟動(dòng)AD9680幀數(shù)據(jù)的發(fā)送，SYREF主要用于多芯片之間的同步，這里不使用。

3.2 軟件設(shè)計(jì)

使用FPGA的GTX接口，首先確定接收數(shù)據(jù)率，假設(shè)AD采樣率為600MHz，采樣后的數(shù)據(jù)率為600Msps，AD位數(shù)為14位，SERDOUT0和SERDOUT1用來傳輸通道1的數(shù)據(jù)，則SERDOUT0用來傳低八位，SERDOUT1用來傳高六位，所以每個(gè)SERDOUT上的數(shù)據(jù)率為600*8*（10/8）=6Gsps。這樣接收端GTX的數(shù)據(jù)接收速率為6Gsps。

正確配置AD9680寄存器后，在空閑階段，AD9680發(fā)送“bcbc”空閑碼，等待SYNC的觸發(fā)，F(xiàn)PGA軟件復(fù)位準(zhǔn)備就緒后，發(fā)送SYNC脈沖，AD9680收到SYNC觸發(fā)后，發(fā)送幀頭，然后后面是采集的數(shù)據(jù)。

軟件流程如圖2所示，首先檢測SYNC的下降沿，等待觸發(fā)，然后判斷幀頭的形式，將數(shù)據(jù)的組合方式調(diào)整，因?yàn)镚TX傳輸數(shù)據(jù)時(shí)，以8比特為一個(gè)單位進(jìn)行串并轉(zhuǎn)換，如若接收端的數(shù)據(jù)端口為16比特，前后數(shù)據(jù)的組合就有兩種，有可能將前面的空閑碼和數(shù)據(jù)組合成一個(gè)16比特的數(shù)據(jù)。數(shù)據(jù)對(duì)齊后檢測幀頭，幀頭的格式在JESD204B協(xié)議中有定義，判斷到正確的幀頭后，開始對(duì)數(shù)據(jù)解擾，因?yàn)樵趥鬏數(shù)倪^程中，為了抗干擾，發(fā)送端加入了擾碼，所以在接收數(shù)據(jù)的時(shí)候要解碼，但是幀頭是不加擾碼的，所以要在幀頭后再解擾。解擾后的數(shù)據(jù)為正常的AD數(shù)據(jù)，根據(jù)兩線制將兩個(gè)LANE上的數(shù)據(jù)組合，最后判斷數(shù)據(jù)有沒有結(jié)束，如果結(jié)束則再次檢測SYNC觸發(fā)，這樣完成一個(gè)軟件流程。

4 測試

通過硬件和軟件設(shè)計(jì)，搭建了AD9680的測試平臺(tái)，進(jìn)行了功能和性能的測試，功能測試主要檢驗(yàn)系統(tǒng)工作是否正常，穩(wěn)定，包括軟件和硬件以及二者交互。性能測試主要考察AD端接收數(shù)據(jù)的指標(biāo)，根據(jù)協(xié)議進(jìn)行數(shù)據(jù)接收、重排，測試數(shù)據(jù)經(jīng)過matlab分析的結(jié)果如下。測試時(shí)采樣時(shí)鐘為480MHz，中頻為253MHz，測試SNR為57dB。

5 結(jié)論

根據(jù)AD9680的特點(diǎn)和接口形式，設(shè)計(jì)并實(shí)現(xiàn)了AD9680的通用測試模塊。通過對(duì)JESD204B協(xié)議的理解，設(shè)計(jì)了基于FPGA的接收程序，并對(duì)其進(jìn)行了指標(biāo)測試。通過對(duì)AD9680寄存器的設(shè)計(jì)，實(shí)現(xiàn)高速和低速采樣，最高采樣率達(dá)到1Gsps。指標(biāo)的測試結(jié)果符合指標(biāo)要求。最后的指標(biāo)沒有達(dá)到廠家的測試指標(biāo)，分析原因是測試板的電源和地平面的干擾太大，導(dǎo)致噪聲抬高，這方面在以后的設(shè)計(jì)中要注意，提高整體的抗干擾性。

參考文獻(xiàn)：

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