超寬帶單比特數字接收機

向海生,王　冰

(中國電子科技集團公司第三十八研究所,合肥 230088)

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超寬帶單比特數字接收機

向海生,王冰

(中國電子科技集團公司第三十八研究所,合肥 230088)

摘要：單比特數字接收機是解決信號處理帶寬和處理速度之間矛盾的一種折衷技術。主要介紹一個基于單比特ADC和FPGA的超寬帶單比特數字接收機,描述了接收機的硬件設計、關鍵信號仿真和固件設計。測試結果表明,該接收機能適應2～6 GHz頻段內的瞬時測頻功能,最大采樣率為12 Gsps,瞬時帶寬可達4 GHz。在電子戰及寬帶無線通信領域有很高的應用價值。

關鍵詞:數字接收機;單比特;超寬帶;瞬時測頻

0引言

IFM(Instantaneous Frequency Measurement)接收機是現代電子戰系統的重要組成部分[1],有著瞬時帶寬大、靈敏度高、體積小等優點,但缺乏處理同時到達信號的能力。在高信號密度的環境下,該接收機難以滿足作戰使用的需要。

單比特數字接收機是一種特殊的寬帶接收機,采用1位量化,易于實現超高速采樣,并且能夠實現實時信號處理。它應用于瞬時測頻,能達到與IFM接收機同等數量級的帶寬、靈敏度,具備處理同時到達的多信號的能力,并有著更強的使用靈活性和功能擴展性[2]。另外,單比特數字接收機可以作為超外差接收機的引導接收機,能夠實時高靈敏度地判斷信號存在與否及頻率粗測,引導超外差接收機快速跟瞄信號頻率而提升截獲概率[3]。單比特數字接收機在超寬帶通信系統中也有廣泛應用[4-5]。

本文描述的單比特數字接收機是在某寬帶技術驗證系統中開發的,能夠實現2～6GHz信號的瞬時測頻。通過1片單比特ADC達到12Gsps的采樣率,射頻信號經采樣量化并在FPGA中完成快速測頻,頻率字可通過光纖傳輸。

1單比特數字接收機原理

1.1單比特數字接收機組成

單比特數字接收機的基本組成見圖1,包括單比特ADC、多路選擇器、FFT(Fast Fourier Transform)和頻率編碼等4個部分。由單比特ADC完成射頻信號的采樣及量化,多路選擇器(demultiplexer,DEMUX)實現高速數據流的串并轉換,在FPGA中進行快速并行的FFT運算,并給出頻率編碼信息。

圖1　單比特數字接收機組成

1.2單比特數字接收機測頻算法

單比特測頻算法的初衷是通過消除FFT運算過程中的乘法運算來減小FFT的復雜性[6],進而大大減少運算需要消耗的資源,簡化硬件設計。由離散傅里葉變換(Discrete Fourier Transform,DFT)的基本概念可知,對于輸入信號x(n),其N點DFT為

(1)

對式(1)進行分析,消除運算過程中的乘法,有兩種方法。一種方法是使用1位的ADC。1位的ADC產生的輸出只有0和1兩種情況,即DFT的輸入數據只有0和1兩種情況,因而DFT運算無需乘法運算。另一種是把核函數的量化位數減到1,用1位表示實部,1位表示虛部,核函數簡化為1,-1,j和-j,則DFT運算同樣無需乘法運算。

單比特測頻算法采用基2時間抽取FFT實現,結合并行流水線處理技術,每個基本的蝶形算子輸出不需要存儲,直接流向下一級蝶形運算。整個算法不會產生數據堆積,N點并行FFT運算時間共需要1+log2N個時鐘周期。

2接收機架構設計

2.1硬件設計

接收機硬件采用FPGA夾層卡(FPGAMezzanineCard,FMC)架構,參考FMC標準[7],自定義了時鐘、數據及電源等信號。FPGA夾層卡的特點是I/O接口與FPGA分離,簡化了I/O接口模塊設計,最大化載卡的重復使用率,能有效縮短開發周期、降低開發成本。

接收機硬件的原理框圖如圖2所示,包括FMC母板和FMC子板,虛線框部分為子板,其余部分為母板。母板設計為通用型平臺,實現子板電源供應、控制接口、時鐘管理、數字預處理、數據緩存和傳輸等功能。母板硬件支持靈活的時鐘配置管理,時鐘合成模塊提供GTX參考時鐘,保證信號采樣、FPGA實時處理及傳輸流程的時鐘全相參。

圖2　接收機硬件框圖

文中的應用是1個FMC母板掛載2個FMC子板,2個單比特ADC子板完成2路射頻輸入信號的數字化,輸出數據經FMC連接器傳輸至母板的FPGA。

2.2元器件選型

單比特數字接收機的核心元器件是單比特ADC和FPGA,選型的首要因素是滿足接收機的指標要求,其次考慮器件的可獲得性及成本等因素。

對2～6GHz的射頻輸入信號直接采樣量化,要求單比特ADC的模擬帶寬大于6GHz、采樣率大于等于12Gsps。經過調研,單比特ADC選擇Inphi公司的1385DX[8],其最大采樣率為12.5Gsps,射頻前端的帶寬能達到14GHz,滿足設計需求。1385DX模擬輸入的S11參數見圖3,在10GHz以內,S11<-10dB,便于匹配電路設計。

1385DX內部集成1個1:8多路選擇器,當采樣率為12Gsps時,輸出的數據率為1.5Gbps,輸出數據的接口電平為LVDS,要求FPGA的LVDS接口能達到1.5Gbps以上的傳輸速率。因此,FPGA芯片選擇Xilinx公司的V7系列產品[9],速度等級為3。

圖3　1385DX輸入S11參數

3接收機實現

3.1信號完整性

信號完整性設計是高頻高速電路設計的焦點,研究信號在傳輸過程中的電氣特性參數變化,用于衡量互連路徑是否具備正確傳輸信號的能力,對硬件設計的成敗至關重要。因此,在設計過程中需要對高頻高速信號傳輸路徑進行仿真分析。

本設計中的射頻輸入和采樣時鐘都屬于高頻信號范疇,在傳輸過程中主要關注兩個核心問題:(1)傳輸路徑上的反射是否引起信號波形嚴重失真;(2)發送端輸出信號功率經過傳輸路徑損耗后是否滿足接收端的電平閾值。使用S參數能夠幫助分析上述兩個問題。S11參數反映信號傳輸路徑的阻抗連續性,進而分析傳輸過程中的反射,直觀反映信號傳輸損耗。

FMC子板的PCB版圖設計完成后,將射頻輸入和采樣時鐘傳輸路徑的數據導入ADS仿真工具中,進行S11和S21參數計算,評估傳輸路徑對信號完整性的影響并優化設計。優化后,射頻輸入和采樣時鐘傳輸路徑的S11和S21的仿真結果見圖4和圖5。從圖中可以看出,在小于12GHz的頻率范圍內,S11均小于-10dB,S21均小于1dB,滿足使用要求。

圖4　射頻輸入路徑的S11和S21仿真結果

圖5　采樣時鐘路徑的S11和S21仿真結果

3.2單比特ADC子板實物

按照前文所述,最終實現的單比特ADC子板實物見圖6。單比特ADC采用差分輸入、差分輸出,電源由母板通過FMC連接器提供,經過板級濾波后使用。

3.3固件設計

FPGA固件的主要功能包括:(1)對輸入的采樣數據作串并轉換,使得信號速率與FPGA片內的工作時鐘相匹配;(2)實現快速并行FFT運算,對輸入數據進行測頻并輸出頻率字。FPGA內部的信號處理流程框圖見圖7。

圖6單比特ADC子板實物

圖7　FPGA信號處理流程

單比特ADC輸出8路1.5Gbps的數據流到FPGA,FPGA內部工作的主時鐘頻率為375MHz,因此,需要對輸入數據做1:4串并轉換,并將展寬后的數據重排為正常采樣順序,用于后續實時測頻運算。為了進行全并行流水線操作,FFT運算采用逐幀計算的方式。設計中每幀數據長度為512,采用基2時間抽取法實現并行FFT運算,1幀數據的FFT運算時間為10個時鐘周期,時鐘頻率為375MHz,則并行FFT運算的響應時間約為27ns,能夠保證測頻的實時性。為了提高對窄脈沖信號的檢測能力,并兼顧并行處理的運算量,每個單比特ADC通道采用2個FFT核同時運算,幀與幀之間有256點的數據重疊。

4測試結果

本接收機的測試內容包括接收機硬件的信號波形測試和對點頻信號的頻譜測試。

使用高速采樣示波器(LeCroy公司的SDA845Zi-A)對采樣時鐘信號進行時域測量,結果見圖8。圖中,第一行為差分信號的波形,第二行和第三行分別為差分信號負端和正端的波形。

圖8　采樣時鐘信號的波形

從硬件信號的時域波形看,占空比約為65%,但時鐘信號的過沖較小,上升沿和下降沿單調變化。ADC采樣輸出的信噪比主要取決于時鐘信號沿的抖動和輸入信號頻率,本設計的采樣時鐘沿抖動約為1ps。當信號的最高輸入頻率為6GHz時,由時鐘沿抖動限制的輸出信噪比約為28.5dB。因此,該時鐘信號滿足單比特ADC采樣的應用要求。

為了驗證單比特數字接收機的設計,使用FPGA內部調試工具Chipscope將數據導出,在Matlab中分析計算。設置信號源輸出射頻信號功率為0dBm,頻率為4.205GHz,經射頻電纜連接到單比特數字接收機,采集數據并作2048點FFT分析,輸出頻譜見圖9。

圖9　測試信號輸出頻譜

從頻譜測試結果來看,對點頻信號的單比特采樣,其輸出頻譜中最大諧波分量達到-10dB,主要原因是單比特采樣輸出只有1位量化,會產生很多非線性分量。諧波對頻率測量和信號檢測有一定影響,后續可在數字處理過程中通過抖動注入的方式加以改善[10],或者采用3～4比特的量化也能降低諧波的影響。

5結束語

本文分析了單比特數字接收機的基本組成及測頻算法,著重介紹了單比特數字接收機的架構設計、高頻信號聯合仿真、固件設計和測試結果。該接收機采用單比特ADC部分和FPGA處理部分相互獨立的架構,分別使用不同的板材實現,既提高了硬件平臺通用性,又能節省硬件開發成本。通過對高頻信號路徑進行準確的S參數仿真,大大提高一次設計成功率。該設計思路和方法對于射頻/數字接口電路設計具有很好的參考價值。測試結果驗證了硬件設計的正確性,突破了單比特數字接收機設計的關鍵技術。

參考文獻:

[1]胡來招.瞬時測頻[M].北京:國防工業出版社,2002：12-13.

[2]肖吉陽,劉剛亮,范紅旗,盧再奇.基于Simulink的單比特數字接收機設計[J].現代電子技術,2012,35(17):92-95.

[3]周濤.電子戰中的單比特數字化接收機技術[J].電子對抗,2006(5):6-10.

[4]S Hoyos,B M.Sadler,G R Arce.Monobit digital receivers for ultrawide band communications[J].IEEE Trans.on Wireless Commun.,2005,4( 4):1337-1344.

[5]Huarui Yin,Zhengdao Wang,Le Ke,Jun Wang.Monobit Digital Receivers:Design,Performance,and Application to Impulse Radio[J].IEEE Trans.on Communications,2010,58(6):1695-1704.

[6]Tsui J B Y.Digital techniques for wideband receivers[M].2nd ed.Dedham,MA:Artech House,2001:82-88.

[7]VITA.ANSI/VITA 57.1-2008-FMC Standard[S].http://www.vita.com/fmc.html.

[8]Inphi.1385DX datasheet [M/OL].http://www.inphi.com.

[9]Xilinx,Inc.V7 FPGA datasheet[M/OL].http://www.xilinx.com.

[10]WAGDY Z,FAWZY M.Effect of additive dither on the resolution of ADC’s with single-bit or multibit errors[J].IEEE Transactions on Instrumentation and Measurement,1996,45(2):610-615.

An ultra-wideband monobit digital receiver

XIANG Hai-sheng, WANG Bing

(No.38 Research Institute of CETC, Hefei 230088)

Abstract:Monobit digital receiver technique is a trade-off between signal processing bandwidth and processing rate. An ultra-wideband monobit digital receiver is introduced based on the monobit ADC and the FPGA, and the hardware design, key signal simulation and firmware design of the receiver are described. The test results show that the receiver can adapt to the instantaneous frequency measurement (IFM) in 2～6 GHz frequency band. The maximum sampling rate is 12 Gsps, and the instantaneous bandwidth can be up to 4 GHz. The receiver is of high application value in the fields of the EW and the wideband wireless communication.

Keywords:digital receiver; monobit; UWB; IFM

中圖分類號:TN957.5

文獻標志碼:A

文章編號:1009-0401(2016)01-0048-04

作者簡介:向海生(1982-),男,高級工程師,博士,研究方向:寬帶數字接收和微波系統;王冰(1969-),男,研究員,碩士,研究方向:雷達收發系統。

收稿日期:2015-10-19;修回日期:2015-11-20