基于JESD204B協議的相控陣雷達下行同步采集技術應用

陳　洋，俞育新，奚　俊(.中國船舶重工集團公司第七二四研究所，南京53; .海軍舟山地區裝備修理監修室，浙江舟山36000)

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基于JESD204B協議的相控陣雷達下行同步采集技術應用

陳洋1，俞育新2，奚俊1
(1.中國船舶重工集團公司第七二四研究所，南京211153; 2.海軍舟山地區裝備修理監修室，浙江舟山316000)

摘要:多通道數據的同步采集是數字相控陣雷達下行數據接收和處理要解決的關鍵問題。提出了支持JESD204B協議的模數轉換器和支持JESD204B協議的FPGA軟核相結合的設計方案。利用JESD204B協議的確定性延遲特性，只要保證通道間下行數據的相互延遲不超過一個多幀時鐘周期，通過關鍵控制信號的設計和處理，通道間可以實現數據的同步，有效控制板內多片ADC之間進行同步采樣，從而解決數字相控陣雷達下行數據因采集帶來的相位一致性問題。

關鍵詞:JESD204B協議;同步;多幀數據緩沖與對齊;確定性延遲

0　引言

隨著有源相控陣雷達向寬帶高集成度發展，系統對數字TR組件提出了更高的要求，而重量輕、體積小、高帶寬成為其重要發展趨勢。傳統的并行總線型ADC在實現高速、實時、多通道信號采集時，由于其通道集成度低，有大量的輸出管腳，導致了PCB布線的難度和設計成本大大增加。而且此種ADC較大封裝面積增加了數字TR組件的體積而影響組件的適裝性。因此，用于數字TR組件的ADC小型化、多通道集成、串行化輸出發展成為必然，典型的如ADI公司的AD9239和AD9250。

在數字相控陣體制中，下行多通道信號同步采樣的重要性不言而喻。下行通道ADC輸出延遲和數據傳輸技術中傳輸延遲的確定性設計是保持下行數據同步采集、相位差保持穩定的關鍵技術。根據AD9239手冊描述，雖然其采樣率、信噪比、輸入帶寬、輸出數據形式等性能、參數都符合系統設計要求，但是芯片的關鍵參數項pipeline latency不具有典型值，即傳輸路徑的延遲量不確定。這就不利于多通道下行數據的對齊。延遲量不確定性的致命弱點使得此類ADC無法勝任相控陣體制下的多通道下行數據鏈路任務。

本文提出一種基于AD9250采用JESD204B協議的相控陣雷達下行數據采集設計方法，有效解決了高帶寬下的多通道模數轉換的采集同步和數據下行對齊問題。

1　JESD204B協議和ADC設計方法

1.1 JESD204B協議概述

JESD204B是高速模數轉換器通過串行接口鏈路連接后端數字信號處理設備的一種傳輸協議。該協議由JESD204和JESD204A協議基礎上發展而來，作為第3代高速串行轉換器接口協議，具有前兩代不同的優勢。它能夠確立系統中每個轉換器的確定性延遲(圖1)。JESD204B協議規定了3個設備子類，子類0向前兼容JESD204和JESD204A，不支持確定性延遲。子類1通過使用SYSREF的系統參考信號支持確定性延遲，用～SYNC控制信號使發送設備進入ILAS階段。SYSREF信號決定了子類1的確定性延遲的精度。而子類2不使用SYSREF控制信號，僅僅通過對～SYNC信號的雙重使用支持確定性延遲。因此，子類2的確定性延遲精度就由～SYNC控制信號的處理精度決定。在多轉換器系統中，每條鏈路的確定性延遲可能較大或較小，具體取決于JESD204B通道路由的空間長度及其各自的延遲情況。

JESD204B接口的優勢包括數據接口所需電路電路板空間減少，以及轉換器和邏輯器件的封裝更小。使用該標準，可以提高接口的速率，使之與轉換器的高速采樣率同步。該標準最初作為FPGA的通用接口，同時也應用于ADC與DAC設計中。

1.2支持JESD204B協議的ADC器件設計方法

AD9250是一款支持JESD204B協議的ADC器件，支持JESD204B子類0或子類1。AD9250和支持JESD204B協議的FPGA通過高速串行接口連接可以方便地實現TR組件的下行模擬信號數字化設計。AD9250集成了兩片高速采樣ADC，可以有效提高多通道TR組件設計的集成度。AD9250串行差分輸出接口可以與Xilinx公司FPGA的GTX模塊無縫相連，從而大大簡化了PCB電路設計與硬件邏輯設計。

組件在設計過程中，采用子類1方式，FPGA輸出關鍵信號SYSREF和～SYNC至AD9250，共同配合實現輸入同步控制，實現多路AD9250的同步采樣。

同步過程分3階段完成:代碼組同步(CGS)、初始化通道對齊序列(ILAS)和數據傳輸。

FPGA接收串行數據，利用支持JESD204B的軟核完成協議解析與數據接收與時序對齊。

圖1　確定性延遲示意圖

2　設計實現

2.1設計結構

該數字化陣列雷達TR組件由8個通道組成，每個通道使用1個AD9250進行下行信號正交采樣，如圖2所示。

2.2關鍵同步控制信號設計

為保證多片ADC能同步采集數據，并充分保證通道間相位對齊，首先應保證各路ADC的時鐘線以及信號線SYSREF等長。在系統設計中采用了時鐘分配芯片產生9路時鐘信號分別與8片ADC和FPGA中GTX的參考時鐘相連。

SYSREF信號是多片ADC同步采樣的關鍵控制信號，在設計中需要重點考慮。在Xilinx公司和ADI公司的推薦設計中推薦SYSREF信號最好由時鐘產生芯片中產生，通過SPI方式來控制SYSREF的輸出時的相位。頻率和產生時刻以滿足JESD204B的協議要求。但是，通過對JESD204B協議和AD9250的數據手冊的研究，發現SYSREF只需要滿足協議和輸入時鐘建立保持時間的要求，而沒有抖動等要求。因此，在系統設計中使用FPGA產生SYSREF信號，這樣最大的好處是減少時鐘分配芯片數量及系統的復雜度，而且SYSREF信號的時序控制將變得更加靈活。

～SYNC信號的產生同樣由FPGA完成。由于采用的是JESD204B的Class1，相比較于SYSREF信號，～SYNC的時序要求要小得多，只要通道間的～SYNC信號在一個多幀時鐘范圍內到達ADC就能滿足設計要求。

2.3底層關鍵邏輯實現

項目中采用了Xilinx公司提供的JESD204B協議IP核實現ADC串行數據的解析工作。該IP支持Class0～Class2，最多支持8個Lane的通道綁定等特性。在具體實現時還需要考慮以下幾個方面:

(1)復位邏輯需要有序進行，從ADC到邏輯的用戶接口需要保持有序性;

(2)通過AXI4-Lite接口配置core參數需要跟使用的ADC相應的協議配置參數相關聯;

(3)生成的GTX邏輯架構需要重新產生，參考時鐘需要重新生成配置;

圖2　下行鏈路同步采集系統框圖

(4)多路SYSREF信號需要協調統一產生。SYSREF信號采用單個脈沖對齊方式，雖然AD9250支持單次、周期和帶隙的SYSREF信號的對齊，但考慮到周期性的SYSREF信號的一個不利影響，就是可能會耦合到組件內部模擬接收前端，有可能惡化系統接收性能。多ADC的多幀時鐘對齊是實現數據對齊的前提，必須調節SYSREF信號的偏斜至單時鐘周期以內，使其在同一采樣時鐘域內被采樣。SYSREF信號是ADC進入ILAS階段的標志信號，某個ADC被采樣的SYSREF滯后一個時鐘意味著ADC所采樣的信號亦滯后一個時鐘采樣點。這是系統設計不可接受的。在實現時采用采樣時鐘的下降沿來提供足夠的相位裕量來滿足由于PCB布線、引腳間的容性差異和FPGA布線差異帶來的時序偏移。

2.4采樣同步過程

JSED204B的Class1方式同步過程可以簡要敘述如下(如圖4所示)。當FPGA(RX Device)通過拉低ADC(TX Device)的～SYNC管腳來使ADC進入CGS階段，請求同步，此時ADC會給FPGA發送控制(K)字符。當FPGA接收到至少4個K字符時就預示著鏈路是沒問題的。此時FPGA和ADC一直等待SYSREF信號的到來。

當SYSREF信號到來時，多片ADC接收到數據同步請求，各ADC重新初始化多幀時鐘信號(LMFC)，使其與SYSREF的相位保持一致，以達到同時采樣的目的。同時，FPGA的LMFC是大致在SYSREF的7個時鐘周期建立后建立的。FPGA在檢測到多幀時鐘后置位SYNC～信號。ADC(TX Device)檢測到SYNC～信號置位后，在下一個多幀時鐘到來后開始發送ILAS(initial lane alignment squence)。當FPGA接收到ILAS后，將數據存入彈性緩沖區，在下一個多幀時鐘到來后釋放彈性緩沖區。這樣使得不同時間到達的數據通過彈性緩沖區后都具有一個多幀時鐘周期的延時，以達到數據對齊的目的。在ILAS階段，發送4個多幀數據(K字符+ ADC的JESD204B的配置信息)，在ILAS階段之后就會開始發送ADC的數據(樣本點)。如圖4所示?？梢钥闯?，通道間的極限延遲不能超過1個多幀時鐘周期。

3　實驗結果

通過8功分器給8路的TR接收端饋入單頻信號，通過FPGA捕獲ADC傳過來的數據，通過Matlab分析每個通道間的相位差。在測試中使用250MHz采樣50MHz信號，這樣的設置有利于快速辨別通道的初始相位的一致性。

測試結果:從兩個方面來衡量系統的正確性，首先由于組件設計是正交采樣，可以在單通道內部通過AD9250采樣I/Q兩路算出兩路的初始相位是否差90°(忽略模擬端所產生的相位誤差)。從測試的結果來看單個AD9250內的兩個ADC能夠同步采樣。事實上，單個AD9250內的兩個ADC共用一個SYSREF和～SYNC，其數據的同步輸出不難理解。

其次，可以用同樣的測試方法測出組件內部8個通道的ADC的輸出相位，然后比較通道間的相位差，測試結果同樣可以看出通道間信號采樣是同步。

如圖3，各通道信號采樣具有相同的變化趨勢，而通道間的差值是由模擬前端的接收電路造成的偏差。

圖3　8通道數據采集波形圖

圖4　通道數據同步示意圖

4　結束語

本文圍繞如何實現多通道高速AD采樣同步展開論述，從芯片的選型、JESD204B協議的應用，以及底層框架設計及控制信號的設置，實現了8通道數據采集的同步，并經試驗證明該方法的可行性。該技術的工程實現適應了數字化陣列雷達對寬帶數字收發組件的技術需求，為雷達探測波束掃描性能提供了很好的技術保障。

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Application of downlink synchronization acquisition technology for phased-array radar based on JESD204B protocol

CHEN Yang1，YU Yu-xin2，XI Jun1
(1.No.724 Research Institute of CSIC，Nanjing 211153; 2.Equipment service and supervision unit of the PLA Navy in Zhoushan，Zhoushan 316000，China)

Abstract:Multi-channel synchronous data acquisition is a key issue that needs to be resolved for the downlink data reception and processing of the digital phased-array radar.The combination of the ADC and the FPGA soft-core supporting the JESD204B protocol is designed.The multi-channel data synchronization can be realized through the design and processing of the key control signals as long as the mutual latency of the downlink data between channels has no more than one multi-frame clock cycle based on the deterministic latency signature of the JESD204B protocol.The problem of the phase consistency caused by the downlink data acquisition for the digital phased-array radar can be resolved through the synchronous sampling between the multi-chip ADCs of the effective control board.

Keywords:JESD204B protocol; synchronization; multi-frame data buffer and alignment; deterministic latency

作者簡介:陳洋(1982-)，女，工程師，碩士，研究方向:數據接口技術;俞育新(1966-)，男，高級工程師，研究方向:艦載武器系統;奚俊(1982-)，男，工程師，碩士，研究方向:信號處理技術。

收稿日期:2015-04-10;修回日期:2015-04-20

文章編號:1009－0401(2015)02－0038－04

文獻標志碼:A

中圖分類號:TN958.92