消除鎖相環(huán)中由于短溝道效應(yīng)導(dǎo)致的抖動

李龍鎮(zhèn)

（延邊大學(xué)工學(xué)院計算機系，吉林延吉,133002)

0 引言

鎖相環(huán)技術(shù)自從在1930 年問世以來，雖然其基本結(jié)構(gòu)雖著時間的進程沒有發(fā)生多大變化，但其各個組成部分一直被業(yè)界研究并得到顯著的改善。目前，由于電子產(chǎn)品的小型化和微型化，移動通信、掌上電腦等各種微型終端更是提高了對鎖相環(huán)技術(shù)的相關(guān)要求，因此，國內(nèi)外對鎖相環(huán)技術(shù)展開了深入的研究。

本文采用 Magnachip 0.13 μm 工藝設(shè)計了455MHz 鎖相環(huán)，并在設(shè)計中克服了短溝道工藝中漏柵電容所帶來的影響，實現(xiàn)了低功耗、快速鎖定的特點。

1 電路設(shè)計

1.1 總體結(jié)構(gòu)

鎖相環(huán)系統(tǒng)如圖1 所示，電路可分為5 個基本模塊（鑒相鑒頻器、電荷泵、低通濾波器、電壓控制振蕩器和分頻器）。整個電路采用了負反饋技術(shù)，即輸入的外部數(shù)字信號和反饋回來的內(nèi)部振蕩信號進行相位和頻率比較，產(chǎn)生的數(shù)字信號相位差經(jīng)過電荷泵轉(zhuǎn)換為電流，然后經(jīng)由低通濾波器轉(zhuǎn)換成直流電壓來控制電壓控制振蕩器來追蹤輸入數(shù)字信號的相位，并通過分頻器得到相應(yīng)頻率的數(shù)字信號。

1.2 鑒頻鑒相器

為了減少鎖相環(huán)系統(tǒng)的鎖定時間，本系統(tǒng)采用了圖2 所示的預(yù)充電型鑒頻鑒相器。該鑒頻鑒相器是由Kondoh 提出，文獻[6]中并有述及。電路的詳細工作原理可參閱文獻[4]，基本工作原理簡述如下：當(dāng)參考信號REFCLK 和由振蕩器產(chǎn)生的信號VCLOCK同時為高電平時，由于存儲在R 點和V 點的電荷在高阻抗狀態(tài)下短時間內(nèi)保持不變，因此導(dǎo)致MN2、MN3、MN5 和MN6 導(dǎo)通，使UP_b 和DOWN_b 同時為低電平，SET 點設(shè)置為高電平，導(dǎo)致MN1和MN4 導(dǎo)通，導(dǎo)通的MN1 和MN4 使R 點和V 點上存儲的電荷釋放出去，即R 點和V 點的電壓轉(zhuǎn)換為低電平。（由于電路的上下兩個部分完全相同，所以下面只分析上半部分電路），R 點的低電平又促使MN3 截止，MP2 導(dǎo)通，使UP_b 又回到高電平，使SET 點又轉(zhuǎn)換為低電平，使MP1 導(dǎo)通，此時如果REFCLK 轉(zhuǎn)換為低電平，則MP3 導(dǎo)通，使VDD 可以對R 點進行充電，電路又回到初始狀態(tài)。這樣通過對電路的分析，可以知道延遲時間僅為3 個門電路延遲時間，且該電路對輸入信號占空比沒有特別要求。

1.3 電壓控制振蕩器

為了抑制電源噪聲的影響，在本設(shè)計中采用了如圖3 所示的差分環(huán)形VCO 電路。其振蕩器延遲單元電路如圖4 所示，為了改善PLL 系統(tǒng)的抖動效應(yīng)，需要降低振蕩器延遲單元電路的增益，因此，在振蕩器延遲單元電路中，采用了輸出端和以二極管連接方式的NMOS 三級管并聯(lián)來降低增益。

1.4 電荷泵、低通濾波器電路

電荷泵、低通濾波器電路如5 所示，在初步設(shè)計中，采用MOS三級管源極和漏極相連并和柵極構(gòu)成的MOS 電容來作為濾波電容。通過Hspice 仿真測試發(fā)現(xiàn)整個PLL 系統(tǒng)出現(xiàn)相位鎖定不住的現(xiàn)象。通過觀察圖6 中的低通濾波器的輸出電壓Vctrl，發(fā)現(xiàn)該電壓出現(xiàn)抖動現(xiàn)象，而采用Magnachip 0.25μm 以及Magnachip 0.18μm 工藝實現(xiàn)的同樣電路，卻沒有此現(xiàn)象。因此，可以斷定是短溝道效應(yīng)的影響。仔細分析發(fā)現(xiàn)噪音是通過振蕩延遲電路（圖5）的三級管MN3 和MN4 的柵漏交疊電容回饋給低通濾波器，并使圖5 中的三級管電容 MN1 的容量隨回饋信號發(fā)生了變化，即回饋的噪音信號對MN1 構(gòu)成的電容實行了調(diào)制，導(dǎo)致鎖相環(huán)出現(xiàn)永遠鎖定不住的現(xiàn)象?？梢酝ㄟ^在濾波器和振蕩電路間增加一個單位增益運算放大器來隔離回饋信號，但考慮到增加的運算放大器在信號的主要通道上，引入的零極點有可能對PLL 系統(tǒng)的穩(wěn)定性產(chǎn)生影響，使鎖相環(huán)設(shè)計復(fù)雜化。因此在本設(shè)計中采用了另外一種方法，即Magnachip 0.13μm 工藝提供了金屬層-絕緣層-金屬層（CMIM）電容，考慮到本設(shè)計中MN1 電容的容量為6.1pF，容量相對較小，可以用MIM 電容實現(xiàn)且不會增加多少芯片面積，并保證其電容容量不隨回饋信號的調(diào)制發(fā)生改變。為了在一個圖中進行比較，在圖6 中分別繪制了在SS(Slow-Slow)工藝角條件下和TT(Typical-Typical)工藝角條件下的VCTRL 電壓，從圖中可以看出采用CMIM 后的低通濾波器的輸出電壓(TT 工藝)VCTRL 沒有出現(xiàn)抖動現(xiàn)象。

2 仿真結(jié)果

本設(shè)計采用Magnachip 0.13 μm 工藝實現(xiàn)了PLL 鎖相環(huán)系統(tǒng)，整體電路的工作電壓為1.5V。對設(shè)計的鎖相環(huán)系統(tǒng)進行了仿真測試，結(jié)果如圖7 所示。圖中VREFCLK 為輸入的參考脈沖，VVCOCLK 為鎖相環(huán)振蕩器產(chǎn)生的振蕩信號經(jīng)過分頻后與VREFCLK相比較的反饋脈沖，VRCLK 為振蕩器產(chǎn)生的振蕩信號經(jīng)過整形電路后形成整個鎖相環(huán)的輸出信號。仿真測試結(jié)果表明設(shè)計的鎖相環(huán)電路能在455MHz 速率下可靠地工作，整個電路的功耗小于8mW，鎖定時間小于15μs。

3 結(jié)論

本文闡述了一種采用Magnachip 0.13 μm 工藝實現(xiàn)的鎖相環(huán)電路，其輸出頻率為455MHz。整個電路的功耗小于8mW，鎖定時間小于15μs。并在文中介紹了一種如何消除由于短溝道原因而產(chǎn)生的回饋信號影響的方法，對于如何采用單位增益運算放大器來抵消回饋信號的影響有待于進一步的研究。

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