高速印制板設計的布線方法研究

邢磊

(西安電子工程研究所,陜西西安 710100)

高速印制板設計的布線方法研究

邢磊

(西安電子工程研究所,陜西西安 710100)

本文主要論述了高速印制板設計中的SERDES布線方法以及詳細介紹了電路中菊花鏈布線。菊花鏈布線是印制板設計中最常用的拓撲之一,結構簡單,節省布線空間,但是過長的菊花鏈路走線會引起串擾、過沖等信號完整性問題。本文利用仿真軟件,詳細地驗證了菊花鏈拓撲和端接方式的利弊。

SERDES布線 菊花鏈布線 仿真鏈路

隨著高速數字電路及半導體工藝的發展，器件或芯片的工作頻率越來越高，導致電路中的信號完整性問題日益突出，也使得高速印制板互聯設計成為產品設計中的一個重要環節。在高速印制板互聯設計中，會產生串擾、過沖和不連續性等信號完整性問題，因此必須借助信號完整性的仿真工具才能準確分析并消除問題。本文利用仿真軟件，詳細地驗證了菊花鏈拓撲和端接方式的利弊。通過仿真分析，可以輔助并指導設計人員減小電路的信號完整性問題，對提高高速印制板的可靠性，降低設計成本和縮短研發周期等有重要指導意義。

1 SERDES布線方法的研究

串行接口常用于芯片至芯片和電路板至電路板之間的數據傳輸，隨著系統的帶寬不斷增加，并行接口已經被高速串行SERDES所取代[1]。SERDES走線對阻抗要求比較高，要求阻抗控制為100ohm，需要盡量減少阻抗的不連續，參考平面必須為地平面。在設計中就需要減少過孔數量，讓SERDES走線參考地平面。由于電源平面會有較多干擾，而且由于電源分割造成的相鄰層走線阻抗突變，所以不建議使用電源層作為相鄰層[2]。

在實際設計中，如果由于空間限制，無法用兩個地的回流過孔，可以采取如一個過孔。另外，為了減少插座插針處的容性阻抗，減少阻抗不連續對SERDES信號的影響，需要把地平面對應SERDES管腳處挖空，一般挖空成橢圓形。

2 菊花鏈布線方法的研究

菊花鏈布線是印制板設計中最常用的拓撲之一，其連接方式簡單，節省單板空間。但是很長的菊花鏈路走線會引起串擾，過沖等信號完整性問題[3]。CPU小系統和外部的FPGA，EPLD，CES處理器構成了非常典型的菊花鏈拓撲。現提取其中一條數據網絡，對其進行分析。印制板及提取的拓撲結構見圖1，仿真后得到的波形見圖2。

通過對上述圖中波形的觀察，上下沖和上升時間過長，波形較差。出現這個問題的主要原因是整個鏈路走線過長。其次是因為源

端匹配電阻的阻值不合適或是端接方式不合適，而且接收端的分叉過長。

3 串并聯端接方法的研究

當傳輸線終端負載阻抗與傳輸線的特征阻抗相等時，傳輸線上無反射，入射能量全部被終端負載吸收，傳輸線工作在阻抗匹配狀態，匹配狀態下傳輸線的效率最高。串聯端接的實現方法比較簡單，只需在電路中加一個電阻，就可以節省印制板的空間，而且不增加任何直流負載，不增加電源消耗。當驅動高容性負載時可提供限流作用，可以幫助減小地彈噪聲。最后由于驅動端的輸出阻抗受諸多因素影響，很難對串聯匹配電阻的阻值進行精確的匹配。在SQ仿真工具中通過改變源端電阻的阻值觀察其波形，如圖3所示。

通過對波形的觀察，我們發現串聯電阻的波形邊沿比較緩慢，很明顯如果是時鐘信號，對時序的影響是非常大的。通過變化端接阻值對波形有一定的改觀，但是改善作用有限。

并聯端接的優點在于簡單，成本低，可用于分布式負載，但是驅動端需要提供額外的直流電流給終端電阻，導致功耗增加，信號邊沿變快，降低高電平或提升低電平值，并且可以減小噪聲容限。在SQ仿真工具中添加接收端端接電阻，觀察其波形，如圖4所示。

通過對波形的觀察，并聯端接的匹配方式更加適合菊花鏈拓撲。整個波形有了很明顯的改觀，上升沿變陡，缺點是并聯端接在上拉時提高低電平值，在下拉時會降低高電平值。更重要的是，在菊花鏈布線中，并聯端接的方式一定要放在拓撲的末端，對于雙向傳輸的數據來說，一定要權衡利弊。過孔殘樁太長，會引入傳輸線反射而降低信號質量。因此我們應該盡量降低菊花鏈中的短線的長度，尤其是時鐘信號走線的長度。

4 結語

隨著數字系統的時鐘頻率越來越高，對高速電路中的信號完整性的要求也就越來越高，采用優選布線層、控制疊層、完整的屏蔽層等方法保持信號的完整性，布局要緊湊，盡量降低鏈路的長度，避免殘樁的出現。本文對于高速信號布線方面的研究不僅具有一定的理論價值，同時也有重要的工程意義。

[1]Eric Bogatin著,李玉山,李麗平譯.信號完整性分析[M].北京:電子工業出版社,2005.

[2]Douglas Brooks著,劉雷波,趙巖譯.信號完整性問題和印制電路板設計[M].北京:機械在工業出版社,2005.

[3]Stephen H.Hall,Garrett W.Hall,James A.McCall.High-Speed Digital System Design[M].2000,1-6.

邢磊(1981—),男,陜西西安人,工程師(碩士),主要從事射頻電路方面及信號完整性的研究。