PLL驅動DDS的低相噪小步進LFM信號源設計*

王文才，陳昌明，黃 剛

(成都信息工程學院通信工程學院，成都610225)

WANGWencai，CHEN Changming* ，HUANGGang

(School of Communication Engineering，Chengdu University of Information Technology，Chengdu 610225，China)

信號源是電子系統中不可缺少的重要組成部分，在微波通信、雷達系統、儀器儀表等領域具有廣泛的應用。而頻率合成技術是一種專門用于產生高性能信號源的先進技術。它包括直接模擬式(DAS)、間接鎖相式(PLL)和直接數字式(DDS)，其中DDS合成方式雖然輸出信號頻率較低，通常只有幾百兆，但其具有頻率分辨率高、轉換速度快、體積小、可編程等優點，能很好地滿足對多種復雜形式信號輸出的要求［1－3］。因此現代雷達體系中復雜調制信號的產生往往是利用DDS技術在較低頻率產生中頻信號，然后通過變頻方式將其搬移到更高的所需頻段。而高線性度、低相噪的線性調頻信號非常符合毫米波等雷達在體積和精度方面的要求［4－5］。文章正是基于這一點，結合DDS和PLL各自的優點，采用PLL驅動DDS的方式設計了一種低相噪、雜散、小步進的LFM信號源。

1 系統方案

本方案要求輸出線性調頻(LFM)信號中心頻率為60 MHz，帶寬10 MHz，掃頻頻率步進1 kHz，相位噪聲優于 －100 dBc/Hz@1 kHz，雜散抑制大于 －60 dBc，輸出功率大于－5 dBm。信號采用PLL驅動DDS的模式輸出。由于設計中線性調頻信號要求的頻率不高，故采用DDS頻率合成方式得到。AD9910在1 GHz系統時鐘驅動下可輸出高達400 MHz的模擬信號，相位噪聲優于－125 dBc/Hz@1 kHz，頻率分辨率優于0．23 Hz及以上。為使雜散抑制也滿足指標要求，文章通過設計低雜散高精度的鎖相環路(PLL)為AD9910提供1 GHz的時鐘參考。100 MHz的恒溫晶振提供給HMC704鑒相器，FPGA作為外部控制器通過串行SPI總線對PLL和DDS內部寄存器高速配置，得到所需的信號輸出。系統總體框圖如圖1所示。

圖1 總體框圖

1．1 DDS設計與雜散分析

系統硬件設計時DDS外圍參考時鐘和輸出模塊的設計是關鍵。圖2是包含AD9910參考時鐘輸入以及輸出模塊的電路原理圖。根據DDS的原理，對其輸出正弦－階梯波的表達式傅立葉變換得到DDS 的理想頻譜分布為［6］:

其中Sa(x)=(sin x)/(x)，由式(1)可知:理想DDS雜散的主要來源是系統抽樣函數δ(t=lTc)，即由參考時鐘fc引起，因此必須設計高精度時鐘。為設計出雜散和相噪滿足要求的LFM信號源，利用PLL控制VCO設計了1 GHz的參考時鐘提供電路。

另外，由式(1)知DDS輸出信號中存在較多的雜散干擾，當輸出頻率離fc/n(n=3，4，…)很近時，雜散分量fc－(n－1)f0和(n+1)f0－fc將離f0很近，特別是當輸出信號是具有一定帶寬的LFM信號時，由于對濾波器選擇性要求太高而工程無法實現，因此應用中應避開這些頻點［7－8］。設計方案中DDS輸出LFM信號在這些頻點之外。

1．2 鎖相點頻源設計

采用HMC704LP4控制VCO的方式設計了1 GHz的鎖相環點頻源，為DDS提供低相噪、高雜散抑制度的參考時鐘。其中HMC704LP4內部集成了鑒相器、精密電荷泵、參考分頻器R、可編程分頻器N，是一款低相噪小數分頻鎖相環芯片，其相位噪聲可達－112 dBc/Hz@50 kHz。采用的Delta-sigma調制技術能有效的改善分數雜散性能，使得鎖相環輸出信號的雜散滿足系統要求。VCO選用mini公司的ROS－1000C－319+，其單邊帶相位噪聲為 －126 dBc/Hz@10 kHz。

綜合考慮相位噪聲、雜散、穩定性和捉捕時間等要求，設定環路濾波帶寬200 kHz，鑒相頻率為50 MHz，相位裕度55°。采用 Hittite公司 PLL Design Tool軟件，設計三階無源濾波器并對鎖相環路輸出頻率在1 kHz～10 MHz頻偏范圍內的相噪仿真如圖3所示。

圖2 部分DDS原理圖

圖3 1 GHz相噪仿真曲線

由圖3知設計的鎖相點頻源總體相噪小于 －120 dBc/Hz。

1．3 LFM信號參數計算與配置

AD9910內部集成的數字斜坡發生器能很好的模擬線性調頻信號的輸出。首先計算出DRG模式下DDS的寄存器參數。然后經SPI總線將頻率控制字等信息寫入AD9910相應的寄存器中。

(1)寄存器參數計算

DDS實際上是一個分頻系統，其輸出頻率fout與系統時鐘fSYSCLK之間的關系如式(2)所示［9］:

其中，FTW為頻率控制字。DRG模式還需要配置的參數包括:掃頻上限和下限頻率以及掃頻步進和步長。其中正、負斜率步進間隔(Δt)由式(3)計算得到:

P和N是保存在32 bit數字斜坡寄存器中的兩個16 bit數值。用步長控制字STEPN或STEPP計算出掃頻信號實際頻率步長為:

其中斜坡步長采用32 bit數值，由64 bit數字斜坡步長寄存器編程控制。

(2)SPI總線的時序要求

設計采用串行二線模式進行數據傳輸，其時序要求如圖4所示。片選為低時，數據SDIO在時鐘SCLK上升沿傳輸。通信周期的前半部分是指令階段，用于讀寫控制和寄存器尋址。后半部分將控制信息向串行端口緩沖器中傳輸。

圖4 AD9910串口時序

給出CRF1寄存器尋址的Verilog HDL代碼:

(3)狀態機設計

根據參數計算結果和SPI時序要求，設計FPGA控制程序。其狀態圖如圖5所示，對應掃頻模式下AD9910寄存器配置的4個步驟:(1)DDS系統初始化設置;(2)控制CRF寄存器，使能DRG模式;(3)將計算出的控制字等信息寫入3個DRG編程寄存器;(4)通過DRCTL引腳控制斜率方向實現線性調頻信號的輸出。

2 測試結果分析

通過對環路濾波器和電路印制板優化設計，加工制作的線性調頻信號源PCB板如圖6所示。圖7是設計的1 GHz鎖相信號源。

圖6 LFM信號源

圖7 PLL點頻源

系統測試時，用設計的鎖相源為DDS提供1 GHz的參考時鐘，通過FPGA將頻率控制字、掃頻步進、掃頻帶寬等信息寫入 DDS和 PLL，采用ROHDE＆SCHWARZ公司的Signal Analyzer對設計的信號源測試，圖8為LFM輸出信號頻譜圖，為測試信號的相噪和雜散性能，給出單頻信號頻譜圖如圖9所示。

圖8 LFM信號頻譜圖

圖9 輸出單頻頻譜圖

由圖8知輸出LFM信號中心頻率為60 MHz，幅度為－2．8 dBm，掃頻帶寬為10 MHz，頻率步進1 kHz。脈內頻率隨時間呈線性調頻關系變化，且線性度好。由圖9知輸出信號的相噪達到 －103 dBc/Hz@1 kHz，雜散已被設計的濾波器濾除。但脈沖內信號幅度略不平坦，這主要是由輸出端濾波器帶內插損不均等引起的。即便這樣該頻率源仍然能很好地滿足工程要求。

3 結束語

本文充分利用DDS和PLL的優點，提出了一種低相噪小型化線性調頻信號源的實現方案。實測結果表明:該信號源具有輸出信號頻率穩定度高、頻譜干凈、脈內線性調頻信號線性度好、體積小等優點，通過一定的變頻便可很容易的移植到更高頻率雷達系統上。對設計同類乃至其他類型的信號源具有一定的借鑒意義。

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