基于FPGA的1553B總線同步頭獲取技術

王曉嶺，李彤

（裝甲兵工程學院，北京100072）

基于FPGA的1553B總線同步頭獲取技術

王曉嶺，李彤

（裝甲兵工程學院，北京100072）

準確獲取同步頭是MIL-STD-1553B總線數據幀解碼的第一步，通過對1553B總線字同步頭形態進行分析，列舉了同步頭的所有可能形態，基于1553B總線協議，明確了同步頭獲取和采樣的原理和過程；1553B總線數據通過專門的總線接口接收，輸入到可編程邏輯器件FPGA中，使用Verilog HDL硬件描述語言，對波形進行預處理以消除毛刺，并對同步頭進行采樣處理，最后使用ISE實現了結果仿真；該同步頭獲取方法為其后的信息解碼創造了良好條件，豐富和完善了對1553B總線監測系統的研究。

1553B總線；同步頭；FPGA

同步頭獲取是1553B總線及其他類型總線數據接收過程中十分關鍵的一個模塊，只有正確解析出同步頭，判斷同步頭類型，才能順利完成信息的接收和譯碼。然而在以往的論文中，對于同步頭采樣的探討不夠深入透徹，或者只考慮了理想波形缺乏對實際波形狀況的分析。這樣在具體應用時難免產生錯誤。為此本文從1553B總線數據的接收，同步頭形態分析，波形預處理以及同步頭采樣，結果仿真等一系列過程對同步頭獲取技術進行了全面的研究。

1 1553B總線接口

1553B總線數據通過專門的接口從總線上獲取。1553B總線上傳輸的是模擬信號，需要通過由隔離變壓器、數據收發器組成的接口電路轉換成CMOS/TTL信號，才能輸入到FPGA中進行處理。其接口電路如圖1所示。其中隔離變壓器采用的是HOLT公司生產的PM-DB2725型，其作用是實現從5V到3.3V的電壓轉換，避免收發器與總線直接相連發生故障。數據收發器采用的是HOLT公司生產的HI-1573型收發器，其作用是將隔離變壓器傳來的總線信號轉化為FPGA可以識別的CMOS/TTL電平信號，或者將FPGA輸出的CMOS/TTL電平信號，轉化為可以驅動隔離變壓器的雙電平曼徹斯特碼信號。FPGA可采用Xilinx公司生產的Spartan3系列產品。

圖1 1553B總線接口圖

2 1553B總線同步頭形態

1553B總線采用的是曼徹斯特Ⅱ型碼對總線信息進行編碼。在總線上傳輸的消息字包括3種類型：命令字、狀態字、數據字。每種字的字長為20位，前3位為同步頭，是無效的曼徹斯特編碼，有效信息位是16位，最后一位是奇偶校驗位。根據1553B協議格式，要完成16位有效數據的曼徹斯特解碼，首先需要獲取同步頭。命令字和狀態字的同步頭電平先高（邏輯1）后低（邏輯0），而數據字則與之相反。因為1553B總線傳輸速率為1 Mbit/s，所以1位數據的寬度為1 μs，則同步頭應該由兩個寬度為1.5 μs的信息位表示。再結合數據位第一位可能為0也可能為1，總線上同步頭的形態應包括圖2所示4種情況。

圖2 1553B總線同步頭形態圖

3 同步頭預處理與采樣

實際總線波形中，無論是從低電平到高電平的上升沿，還是從高電平到低電平的下降沿，都需要一定的建立時間，因此波形并不是理想波形，見圖3。此外，總線中還存在干擾導致波形抖動，影響波形質量。因此在對同步頭波形采樣點邏輯值進行判斷時，尤其是在上升沿和下降沿處，會出現判決錯誤的情況。

為了解決這個問題，一方面需要對波形進行預處理盡可能消除毛刺，方法是在有毛刺的輸出端加D觸發器。采用D觸發器是因為D觸發器的D輸入端對毛刺不敏感，只要毛刺不在時鐘上升沿時出現在D輸入端，就不會對輸出產生影響；另一方面需要在采樣過程中對采樣數留有余量。

采樣的過程是每當時鐘的下降沿時，將此時的數據存入移位寄存器中。因此系統時鐘clk的頻率選取十分關鍵。倘若選取的系統時鐘頻率過低，如2 MHz，則理論上高電平和低電平各有3個采樣值，誤差會非常大；若系統時鐘頻率過高，如50 MHz，則采樣點太多浪費系統資源。綜合考慮，選取10 MHz的時鐘。這樣理論上可以連續采樣到15個高電平（邏輯1）和15個低電平（邏輯0）。實際的上升沿建立過程約為0.1～0.2 μs，即在上升沿寬度內可能存在1到2個采樣值會出現判斷錯誤。因此，當采樣到13個以上的高電平，可以認為高電平檢測結束，接著采樣到14個以上的低電平，可以認為檢測到了命令字/狀態字，產生同步頭類型信號rx_csw及同步頭有效信號sync_en作為下一步解碼的使能信號。同理可以進行數據字同步頭的獲取。

圖3 同步頭采樣示意圖

設計中采用狀態機實現對同步頭數據流的不間斷判斷。整個同步頭獲取邏輯如圖4所示。主要包括數據緩沖器、比較器、同步頭前半部分計數器和后半部分計數器，以及同步頭有效信號控制器。由于狀態機檢測的不間斷性，為了同步頭有效信號只能保持一個采樣周期，為此設計中還要加入信號保持、控制邏輯以保證同步頭有效信號全局有效。

圖4 同步頭獲取邏輯圖

4 仿真結果

圖5為同步頭獲取邏輯的仿真圖。由圖中可以看出，當后半部分計數器計數為14時，產生了同步頭有效信號sync_ en1，但是在clk10的上升沿到來時，信號撤消了。sync_en才是經過相應的控制邏輯得到的全局同步頭有效信號，此信號可以保持規定的一幀時間，以保證信號接收完畢。

圖5 同步頭獲取仿真圖

5 結束語

本文對1553B總線數據同步頭的實際狀態進行了研究，利用FPGA對同步頭進行采樣，設計了切實可用的同步頭獲取邏輯，完善了總線數據解碼的過程。另外本設計具有一定的通用性，其設計思想可運用到MIC總線、CAN總線等其他類型總線數據同步頭的檢測。

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（責任編輯楊繼森）

Research on Synchronization Head for 1553B Bus Technology Based on FPGA

WANG Xiao-ling，LI Tong
（Academy of Armored Forces Engineering，Beijing 100072，China）

Accurately acquiring the synchronization head of MIL-STD-1553B bus is the first step in the data frame decoding.Through analyzing 1553B bus word synchronization head shape，the synchronization head of all possible forms were enumerated.Based on 1553B bus protocol，the process and the principle of sampling were clear.1553B bus data was received through specialized bus interface and input into the programmable logic device FPGA，using Verilog HDL hardware description language，the waveform preprocessing to remove burrs and the synchronization head sample processing.Finally we used the ISE to realize the simulation results.This method has created favorable conditions for the following information decoding and enriches the study of 1553B bus monitor system.

1553B bus；synchronization head；FPGA

王曉嶺，李彤.基于FPGA的1553B總線同步頭獲取技術［J］.四川兵工學報，2015（11）：122-124.

format：WANG Xiao-ling，LI Tong.Research on Synchronization Head for 1553B Bus Technology Based on FPGA［J］.Journal of Sichuan Ordnance，2015（11）：122-124.

TN919.6

A

1006-0707（2015）11-0122-03

10.11809/scbgxb2015.11.032

2015-04-25

王曉嶺（1990—），男，碩士研究生，主要從事戰術通信技術研究。