C頻段寬帶低雜散頻率合成器的設計與實現

摘 要： 在此介紹了小數分頻鎖相頻率合成器的相關理論。設計一個帶寬為580 MHz、雜散抑制度≤-60 dBc、相位噪聲≤-85 dBc/Hz@10 kHz的C頻段寬帶低雜散頻率合成器。利用雙環鎖相頻率合成技術和小數分頻鎖相技術，實現了寬帶、低雜散的鎖相頻率合成器的設計。最后經過測試近端雜散指標≤-60 dBc，遠端雜散指標≤-70 dBc，偏移10 kHz的相位噪聲為-89.95 dBc/Hz ，技術指標都優于設計要求。

關鍵詞： 寬帶； 低雜散； 小數分頻； 鎖相環； 頻率合成器

中圖分類號： TN74?34 文獻標識碼： A 文章編號： 1004?373X（2015）03?0087?03

Design and implementation of broad?band and low?spurious

frequency synthesizer of C?band

LU Chun， HAN Zhou?an

（Electronic Engineering School， University of Electronic Science and Technology of China， Chengdu 610054， China）

Abstract： The theory related to fractional frequency division phase?locked frequency synthesizer is introduced in this paper. A broad?band and low?spurious frequency synthesizer was designed， whose bandwidth is 580 MHz， spurious suppression level≤-60 dBc and phase noise≤-85 dBc/Hz@10 kHz. The design of broad?band and low?spurious phase?locked frequency synthesizer was realized by means of dual?loop phase?locked frequency synthesis technique and fractional frequency division phase?locked technique. The testing results prove that the near?end spurious suppression level is ≤-60 dBc， the far?end spurious suppression level is ≤-70 dBc and the phase noise is -89.95 dBc/Hz@10 kHz. All the technical indexes are far superior to the design requirement.

Keywords： broad?band； low?spurious frequency； fractional frequency division； phase locked loop； frequency synthesizer

隨著無線通信技術的飛速發展，頻率合成器的研究和應用顯得越來越重要，尤其是在衛星通信、雷達定位、電子對抗等國防領域得到了更廣泛的應用，其性能的好壞直接影響著整個通信系統性能的好壞，這就對頻率合成器提出了更高的要求[1]。C頻段頻率合成器是新一代衛星通信的關鍵技術，也是我國衛星通信需要突破的關鍵技術，因此C頻段頻率合成器的研制對我國的衛星通信具有很重要的意義。本文利用小數分頻鎖相頻率合成技術設計一個C頻段寬帶低雜散頻率合成器。

1 小數分頻頻率合成器工作原理

小數分頻頻率合成器的特點是使分頻比變為小數，這樣可以在不改變參考頻率的情況下，獲得比任何單環整數分頻鎖相環更小的頻率間隔，于是就可以解決單環整數分頻鎖相環不能解決的高頻率分辨率和高鑒相頻率之間的矛盾。小數分頻的基本思想就是采用一種平均的方法，使具有整數分頻比的數字分頻器來實現小數分頻的功能[2]。傳統的小數分頻鎖相環是采用累加器有沒有溢出來控制分頻比[N（N+1）]的變化從而獲得平均意義上的小數分頻比（[N，F]：[N]是整數部分，[F]是小數部分），因此，在小數分頻的過程中，雖然經過分頻后輸出的平均頻率與鑒相器輸入的參考頻率相等，但是它們的瞬時頻率可能不相等，這就造成了輸入到鑒相器的參考頻率和平均頻率存在相位誤差，也導致在一個參考信號的周期內鑒相器的輸出電壓存在遞減的階梯電壓，這個電壓經過環路濾波器進入VCO，就會使VCO調諧，造成合成器的輸出頻譜很差，產生寄生雜散（也就是小數雜散）。解決小數雜散問題的傳統方法是模擬相位內插法（API法）[3]。這種校正技術在VCO輸出的信號周期比較大時是一種較好的選擇，但是當VCO輸出的信號周期比較小時，要使用精度比較高、匹配比較好的電路，這就使得電路變的復雜或者不精確，給生產調試帶來了極大的困難和對雜波的抑制也不是很好，影響了它的廣泛使用。Σ?Δ調制技術的出現很好地解決了API校正技術要求精度高且電路復雜的問題。用Σ?Δ調制器[3]代替傳統小數分頻器中的累加器，所需的小數分頻比N，F的整數部分N仍作為程序分頻器的初值，小數部分F加到Σ?Δ調制器的輸入端，由調制器產生脈沖信號來控制程序分頻器來達到小數分頻的目的。其原理框圖如圖1所示。

由式（1）和式（2）可以看出，Σ?Δ調制器對輸入的F（z）只起到了一次延遲作用，但對量化誤差E（z）起到了一次微分作用（相當于高通濾波作用），即將量化噪聲推向頻率的高端，當噪聲轉移到頻率高端以后，因為環路濾波器的低通特性，就可以把很大一部分轉移到頻率高端的噪聲抑制掉，從而有效地抑制掉雜散，實現低頻段低噪聲[4]；高階的Σ?Δ調制器可以對量化噪聲進行多次微分，從而將更多的量化噪聲推向頻率高端，小數雜散的抑制效果會更加顯著；另外多級的Σ?Δ調制器級聯，還能提高穩定性，但在實際應用中大多采用三階的Σ?Δ調制器。Σ?Δ調制技術因為其獨特的噪聲整形特性并且不需要任何補償電路，因此它在小數頻率合成方法中得到了廣泛的應用。

2 鎖相頻率合成器電路設計

根據技術指標要求，設計一個輸出頻率為4 815～5 395 MHz，相位噪聲為-95 dBc/Hz@100 kHz，頻率步進為125 kHz，輸出功率為10 dBm，雜散抑制度小于-60 dBc的頻率合成器。因為單環鎖相頻率合成器屬于寬頻帶范圍內的點頻覆蓋，所以特別適合制作頻率間隔比較大的高頻頻率合成器，而小數分頻適合制作頻率間隔比較小、分辨率比較高、頻譜純度高的頻率合成器，因此，為了獲得良好的雜散抑制度、較低的相位噪聲和低功耗等，本設計采用雙鎖相環頻率合成的設計方案，第一鎖相環采用小數分頻模式提供小步進，作為第二鎖相環的可調參考源，第二鎖相環采用整數分頻模式提供大步進，這樣可以獲得較小的頻率步進、較低的相位噪聲、高雜散抑制度。雙鎖相環頻率合成器的原理框圖如圖2所示。

圖2 雙鎖相環頻率合成器原理框圖

小步進環路的輸出頻率為48.15～53.95 MHz，采用小數分頻模式，鑒相頻率為10 MHz，為了調試的方便，減少射頻電路之間的干擾，本設計采用Hittite公司新出的具有小數分頻功能和數控程序分頻器功能并集成有VCO的鎖相芯片HMC830?LP6G，該芯片的輸出頻率范圍為25～3 000 MHz，最大鑒相頻率為100 MHz和超低的相位噪聲[5]為-110 dBc/Hz@1 Hz；芯片內部含有一個內置寄存器，可以通過三根串行數據線，由外部主控板來控制寄存器，通過給寄存器發送指令來改變芯片的工作模式和分頻比，從而根據需要可以獲得不同的輸出頻率，同時也方便以后的調試工作。鎖相環的輸入參考頻率為10 MHz，因此，晶振選用國產的高穩定度和高精確度的恒溫晶體振蕩器，輸出的頻率為10 MHz，頻率精確度為≤1 ppm，相噪基底為≤-90 dBc/Hz@10 Hz。根據相位噪聲計算公式（3），可以計算環路的帶內相位噪聲，環路的帶外相位噪聲由VCO決定[6]。

PN=Phase Noise Floor +10lg FPD+20lg N （3）

隨著分頻比的增加，相位噪聲將惡化，因此以最大輸出頻率為例計算相位噪聲。小步進環路的鑒相頻率為10 MHz，鎖相芯片噪聲基底為-227 dBc/Hz，輸出頻率為53.95 MHz時，分頻比為5.395。由公式（3）可計算環路的帶內相位噪聲為-142 dBc/Hz，滿足技術指標要求。

根據總體設計方案，小步進環路的輸出頻率作為大步進環路的可調參考頻率，大步進環路的輸出頻率為4 815～5 395 MHz，采用單環整數分頻鎖相環。大步進環路采用的鎖相芯片是Hittite公司的集成鎖相芯片HMC833LP6GE，該芯片具有小數分頻功能、數控程序分頻器、倍頻器且集成有VCO，該芯片的輸出頻率為25～6 000 MHz、VCO的最大輸出頻率為3 000 MHz、最大鑒相頻率為100 MHz，并具有超低的相位噪聲；因為VCO的最大輸出頻率為3 000 MHz，所以內置VCO輸出頻率為2 407.5～2 697.5 MHz，然后通過鎖相芯片的內置固定倍頻器，經過2倍頻，輸出頻率為4 815～5 395 MHz；大步進環路其實是單點鎖定（當輸入頻率為53.95 MHz，經過鎖相倍頻，產生5 395 MHz的輸出頻率，分頻比為100），由公式（3）計算其環路帶寬內的相位噪聲為-109 dBc/Hz，根據相位噪聲疊加原理可知，環路帶寬（70 kHz）內的相位噪聲為-109 dBc/Hz，帶寬外的相位噪聲由大步進環路的VCO決定，偏離100 kHz的相位噪聲為-108 dBc/Hz@100 kHz，由上面的計算可知，頻率合成器的輸出頻率在偏離頻率不同點的相位噪聲均滿足指標要求。

為了使頻率合成器輸出信號的相位噪聲和雜散抑制比較好，在具體的電路設計時，必須嚴格按照電磁兼容的要求來設計電路。如果電磁兼容沒設計好，電路就可能會出現很多意想不到的情況。因此，在設計電路時盡量將供電部分單獨隔開或者采用背面供電，避免通過電線帶來電磁干擾；電路布地時，一般分為數字地和模擬地，設計時要分開，最后再將兩者連在一塊，另外在高頻電路中應該采用大面積網格布地，這樣不僅可以有效的抑制噪聲防止串擾，并且不會對外界造成電磁干擾[7]；射頻信號的輸入與輸出都要采用帶有屏蔽層的射頻電纜，來減少外界的干擾帶來的影響；另外，頻綜模塊采用腔體結構設計[8]，增加了隔離，避免兩個鎖相環之間的干擾。

3 調試和實驗結果分析

調試中發現輸出信號的近端雜散很差，經過測試發現是由電源紋波帶來的雜散，因為采用的是220 V交流電經直流電源轉換模塊轉換而來，在實際應中，發現直流電源模塊的整流濾波性能很差，給電路帶來了很難抑制的近端雜散；經過仿真和調試，在頻綜模塊的電源輸入端采用穩壓塊供電，并串聯一個82 nH的扼流電感和并聯多個電容來濾除電源紋波，大電容濾除低頻，小電容濾除高頻，這樣就可以把電源紋波帶來的雜散濾除。

測試中發現輸出信號的近端雜散和遠端相位噪聲未達到指標要求，可以通過改變環路濾波器的帶寬，來抑制近端雜散，但考慮到相位噪聲的要求，設計環路時須同時兼顧兩者進行折衷處理，經過仿真和調試得，小步進環路采用寬帶（90 kHz）環路濾波器改善遠端相位噪聲，而大步進環路采用窄帶（70 kHz）環路濾波器抑制近端雜散。相位噪聲仿真曲線如圖3所示，在偏移10 kHz處鑒相器的相位噪聲約為-106 dBc/Hz，非常接近理論計算值；鎖相環輸出頻率相位噪聲的仿真結果為-91 dBc/Hz@10 kHz，-100 dBc/Hz@100 kHz，遠遠優于設計指標要求。

4 結 語

通過本次電路設計可以得出，在設計電路時一定要注意電源紋波給電路帶來的雜散。因此，在設計電路時，在模塊的供電輸入端盡量加上LC濾波電路，對電壓進行整流濾波，避免電源紋波給電路帶來難以抑制的雜散[9]。環路濾波器設計的好壞直接影響著鎖相環輸出頻率的帶內雜散和相位噪聲，因此在設計環路濾波器時，要結合仿真結果和實際應用進行優化，以便達到更好的指標[10]；本文設計的頻綜模塊采用了小步進環路激勵大步進環路，這樣設計，具有寬頻帶、小步進、低相噪和低雜散等優點，并且鎖相芯片都集成VCO，便于小型化發展；電路設計簡單，大大提高了電路的穩定性與可靠性，也方便了以后的維修。隨著鎖相芯片的分辨率不斷提高，集成的鎖相芯片在頻率合成器的設計中將會應用得越來越廣泛。

參考文獻

[1] 楊檍，鮑景富.現代頻率合成技術的研究進展[J].電訊技術，2007，47（2）：1?5.

[2] 劉祖深，王積勤.用Σ?Δ調制噪聲成形技術實現小數[N]頻率合成器的設計討論[J].電子測量與儀器學報，2003（4）：56?59.

[3] 張建斌.鎖相與頻率合成技術[M].北京：北京科學出版社，2011.

[4] 張厥盛，鄭繼禹，萬心平.鎖相技術[M].西安：西安電子科技大學出版社，1994.

[5] Hittite Microwave Corporation. HMC830LP6GE datasheet [R]. [S.l.]： Hittite Microwave Corporation， 2011.

[6] 王家禮，孫璐.頻率合成技術[M].西安：西安電子科技大學出版社，2009.

[7] 趙家升，楊顯清，楊德強.電磁兼容原理與技術[M].北京：電子工業出版社，2012.

[8] 石秀琨.Ku頻段多通道抗振激勵源設計[J].電訊技術，2009（7）：23?28.

[9] 程惠，任勇峰，王強.電源紋波的測量及抑制[J].電源技術，2012（12）：45?48.

[10] 張濤，陳亮.電荷泵鎖相環環路濾波器參數設計與分析[J].現代電子技術，2008，31（9）：87?90.