Verilog帶符號數運算

摘 要： 介紹了Verilog帶符號數的不同運算。因為Reg和Wire數據默認情況下是無符號的，而在數據處理的情況下，Verilog既要對帶符號數據進行各種運算，也要對無符號數和帶符號數進行運算，所以簡單使用Verilog提供的運算符是不夠的。因此研究不同類型數據運算的通用方法是必要的。

關鍵詞： Verilog； 帶符號數； 補碼； 算術運算

中圖分類號： TN911?34 文獻標識碼： A 文章編號： 1004?373X（2015）03?0160?03

Operation of numbers with symbols by Verilog

HUI Wei?jun， SHEN Zhao?jun

（Yancheng Institute of Technology， Yancheng 224051， China）

Abstract： Different operations of data with symbols by Verilog are introduced. Reg and Wire data in the case of default is unsigned， but in the case of data processing， a variety of operations of data with symbols are performed by Verilog， and the unsigned and signed with numbers need to be processed. However， it is not enough to use the operation symbols provided by Verilog. It is necessary to research the general method for various types of data operation.

Keywords： Verilog； number with symbol； twos complement； arithmetic operation

0 引 言

Verilog語言是目前流行的一種硬件描述語言。它的最大的優點是簡單、規范，語法規則與C語言十分相似。然而，作為一種描述語言，Verilog不具備C語言豐富的數據類型和數據處理能力。Verilog 95中能處理帶符號數數據類型是整型，而整型的默認位寬是32位，且位寬不能改變，因而限制了整型數的使用。為了解決這個問題，Verilog 2001版本增加了對帶符號數處理的支持，雖然如此，Verilog對數據處理仍然有很多問題。本文以Verilog 2001為版本，重點討論帶符號數的算術運算，并給出Verilog程序和仿真結果，同時，本文也討論了帶符號數的其他運算情況。

1 加、減運算

Verilog 2001處理帶符號數加減運算很簡單，只要在定義數組是使用關鍵字signed即可：

module add_signed（a，b，sum）；

input signed [7：0] a，b；

output signed [7：0] sum；

assign sum=a+b；

endmodule

仿真結果如圖1所示。

圖1 加法仿真結果

Verilog處理帶符號數和無符號數運算時候，默認是把帶符號數轉換為無符號數。因此，對于帶進位加法或者帶借位減法運算，如果不加處理就會發生錯誤：

module addc（a，b，c，sum）；

input signed [7：0] a，b；

input c；

output signed [8：0] sum；

assign sum=a+b+c；

endmodule

仿真如圖2所示，可知結果是錯誤的，原因是a和b高位擴展加零。改進的方法是把帶符號數進行符號擴展：

assign sum={a[7]，a}+{b[7]，b}+c；

圖2 帶符號數和無符號數加法仿真錯誤結果

圖3所示仿真表明結果是正確的。也可以用系統函數把無符號數轉換為帶符號數參加運算：

assign sum=a+b+$signed（c）；

所得仿真結果將會相同。不同的是，系統函數$signed不能綜合，具有$signed的代碼只能用于仿真。

圖3 帶符號數和無符號數加法仿真正確結果

2 乘法運算

兩個帶符號數乘法運算的處理與加法運算相似，只需在定義端口的時候使用關鍵字signed即可：

module mult（a，b，prod）；

input signed [7：0] a；

input signed [7：0] b；

output signed [15：0] prod；

assign prod = a * b；

endmodule

如圖4所示的仿真表面結果是正確的。當然，實現一個帶符號數和無符號數的乘法的時候，默認是把帶符號數高位全部擴展為零，因而，用乘法運算符實現的乘法結果將會是錯誤的，如圖5所示。

module mult（a，b，prod）；

input signed [7：0] a；

input [7：0] b；

output signed [15：0] prod；

assign prod = a*b；

endmodule

圖5 帶符號數與無符號數乘法仿真錯誤結果

解決方法是可以用函數$signed把上述代碼中的無符號數b轉換為帶符號數，此時代碼就不可綜合。實現通用的兩個數乘法的算法，基本的思路是用移位加的方式實現。其算法基礎是認為補碼是一個權重碼，位寬為n的向量存放補碼，其MSB的權為[-2n-1，]其他位的權為[2i，]i的取值范圍為0≤i≤n-2。當兩個位寬為n的數相乘時，從右向左，逐位考察乘數索引為i的位的值，若為1，將被乘數左移i位，作為部分和加到結果中。若乘數最高為位1，因為權為[-2n-1，]所以被乘數要先取反加一，然后再左移n-1位。兩個位寬為n的數相乘，最終的結果，是由n個移位的部分和相加得到。

module mult8（a，b，prod）；

input signed [7：0] a；

input [7：0] b；

output signed [15：0] prod；

wire [15：0] prod_int0；

wire [15：0] prod_int1；

wire [15：0] prod_int2；

wire [15：0] prod_int3；

wire [15：0] prod_int4；

wire [15：0] prod_int5；

wire [15：0] prod_int6；

wire [15：0] prod_int7；

wire [7：0] inv_add1；

assign prod_int0 = b[0] ？ {{8{a[7]}}，a} ： 16′b0；

assign prod_int1 = b[1] ？ {{7{a[7]}}，a，1′b0} ： 16′b0；

assign prod_int2 = b[2] ？ {{6{a[7]}}，a，2′b0} ： 16′b0；

assign prod_int3 = b[3] ？ {{5{a[7]}}，a，3′b0} ： 16′b0；

assign prod_int4 = b[4] ？ {{4{a[7]}}，a，4′b0} ： 16′b0；

assign prod_int5 = b[5] ？ {{3{a[7]}}，a，5′b0} ： 16′b0；

assign prod_int6 = b[6] ？ {{2{a[7]}}，a，6′b0} ： 16′b0；

assign inv_add1 = ～a + 1′b1；

assign prod_int7=b[7]？{inv_add1[7]，inv_add1，7′b0} ： 16′b0；

assign prod = prod_int0 + prod_int1 + prod_int2+prod_int3 + prod_int4 + prod_int5+prod_int6 + prod_int7；//六個部分和相加得到積

endmodule

以上代碼可以對2個無符號數、2個帶符號數、1個帶符號數和1個無符號數的乘法都適用，仿真結果如圖6所示。

圖6 帶符號數和無符號數相乘的正確結果

3 除法運算

通用的整數除法器也不可以用除法運算符來實現。除法器實現比較復雜，組合邏輯實現的算法較少。以下代碼實現的就是一個通用的組合邏輯除法器，其思想是，先把帶符號數轉換為無符號數，實現兩個無符號數的整數除法。

至于兩個無符號數的除法器的算法是，循環實現被除數減去除數，直到被除數比除數小。那么，減的次數就是商，保留的被除數就是余數。最后根據被除數和除數的符號位確定商和余數的符號。

Module

dividenew（Dividend，Divisor，Quotient，Reminder）；

input [7：0] Dividend，Divisor；

output reg [7：0] Quotient，Reminder；

wire isneg；

wire [7：0] Dividend_abs，Divisor_abs；

integer i；

reg [7：0] tempa；

reg [7：0] tempb；

reg [15：0] temp_a；

reg [15：0] temp_b；

assign isneg = Dividend[7] ^ Divisor[7]；

assign Dividend_abs = Dividend[7] ？ ～Dividend + 1 ： Dividend；

assign Divisor_abs = Divisor[7] ？ ～Divisor + 1 ： Divisor；

always @（Dividend_abs，Divisor_abs）

begin

tempa <= Dividend_abs；

tempb <= Divisor_abs；

end

always@（tempa，tempb）

begin

temp_a = {8′h00，tempa}；

temp_b = {tempb，8′h00}；

for（i = 0； i < 8； i = i+1）

begin

temp_a = { temp_a[14：0]，1′b0}；

if（ temp_a[15：8] >= tempb ）

temp_a = temp_a - temp_b + 1；

else

temp_a = temp_a；

end

Quotient = isneg ？ ～temp_a[7：0] + 1 ： temp_a[7：0]；

Reminder = Dividend[7] ？ ～temp_a[15：8]+1 ： temp_a[15：8]；

end

endmodule

上述程序適用于任意兩個數相除的情況。仿真結果如圖7所示，結果表明算法設置是正確的。

4 其他運算

（1） 移位運算

Verilog 2001增加了 >>> 帶符號數右移運算符，不同于運算符 >> ，當執行該運算時，低位移出，高位補的是符號位。

（2） 關系運算

當執行帶符號數和無符號數運算時候，Verilog默認是把帶符號數看成無符號數。因此比較大小時，容易發生錯誤。

reg [7：0] a = 13；

reg signed [7：0] b = -8；

wire c；

assign c = （a > b）；

上述代碼中，c的值為0，說明關系運算是錯誤的。要正確的比較帶符號數和無符號數的大小，需要根據符號位的具體情況來處理。

（3） 按位運算

當需要擴展的時候，注意的是用符號擴展，不能用默認的補零擴展。

5 結 語

在Verilog 1995版中，Reg和Wire都只支持無符號數，為了解決對帶符號數的問題，Verilog 2001版增加了對帶符號數處理的支持。在一般情況下，直接使用運算符實現帶符號數的各種運算會出現錯誤。在加減、關系等運算中需要把帶符號數進行符號擴展，然后再參加運算，在乘除運算中，仍然要采取一定的算法，才能實現通用的數據運算。

參考文獻

[1] 布萊恩特，奧哈拉倫.深入理解計算機系統（英文版）[M].2版.北京：機械工業出版社，2011.

[2] 王宏政.補碼及其發展與應用[J].現代電子技術，2006，29（1）：23?25.

[3] 夏宇聞.Verilog數字系統設計教程[M].北京：北京航空航天大學出版社，2008.

[4] 鞠芳，馬昕，田嵐.基于FPGA的數字乘法器性能比較[J].電子器件，2003，26（1）：42?45.

[5] 李彥孚，宋路.乘法器模塊在FPGA中的實現[J].長春大學學報，2012，22（8）：93?96.

[6] 王魯豫，陳春深，國磊.基于改進的布斯算法FPGA嵌入式18×18乘法器[J].現代電子技術，2012，35（8）：154?156.