“電子技術”實驗教學中脈沖信號源的設計

摘 要： 脈沖信號源是“電子技術”實驗中最常用的設備，信號源的質量直接關系到實驗的結果，在電子設計和制作中也常會用到脈沖信號源。可編程邏輯器件CPLD具有設計方便，運行可靠的特點，可利用它來實現脈沖信號源的設計，結果表明：輸出信號穩定可靠，完全滿足實驗課和電子設計制作中對脈沖信號源的要求。

關鍵詞： 可編程邏輯器件； 脈沖信號源； 電子技術； CPLD

中圖分類號： TN78?34 文獻標識碼： A 文章編號： 1004?373X（2015）03?0158?02

Design of pulse signal source applied to electronic technology experiment

SHANGGUAN Jin?tai

（Department of Computer Science and Technology， Changzhi College， Changzhi 046011， China）

Abstract： The pulse signal source is a most common equipment in electronic technology experiment. The quality of the signal source is directly related to the experimental results. The pulse signal source is often used in design and manufacture of electronic devices. The CPLD has characteristics of easy design and reliable operation. It has been used in design of the pulse signal source. The test results show that its output signal is stable and reliable， and can fully meet the needs for electronic technology experiment and electronic device design.

Keywords： programmable logical device； pulse signal source； electronic technology； CPLD

0 引 言

在“電子技術”課程的實驗教學中會常常用到脈沖信號源，普通的信號源設計往往只考慮到特定實驗內容的要求，不能滿足設備的通用性，在本論文中用基于CPLD的方法設計出一種可以產生從1～2 048 kHz的時鐘信號，同時可以產生3～5級偽隨機序列的數字信號源。CPLD是一種可編程邏輯器件，具有設計方便，可即時編程下載的功能。用它來完成脈沖信號源的設計具有代價低功能強的特點[1?5]。本信號源常被用在“數字邏輯電路”和“通信原理”等課程的實驗教學中。

1 原理圖設計

1.1 分頻器原理圖設計

本信號源輸入為由晶振產生的頻率為4 096 kHz的時鐘信號。先經過有一位D觸發器構成的二分頻器，得到頻率為2 048 kHz的時鐘信號。再經三級4位二進制計數器進行分頻。在每一級的4個輸出端分別從低位到高位得到上一級一半的頻率信號[6?7]。這樣在12個輸出端中除最高位外的11個輸出端口就可以得到從1 024 kHz到1 kHz的脈沖信號。圖1為分頻器的原理圖。

1.2 偽隨機序列碼原理圖設計

偽隨機信號具有類似于隨機噪聲的一些統計特性，同時又便于重復產生和處理。目前廣泛使用的偽隨機信號都是由數字電路產生的周期序列得到的。它是由n級移位寄存器、時鐘發生器及一些異或電路連接而成[8]。圖2分別為3、4和5階偽隨機序列發生器。

2 仿真輸出結果

2.1 功能仿真

功能仿真又稱為前仿真。主要目的是確定一個設計是否實現了預定的功能，是證明設計功能正確性的過程。前仿真也叫RTL級行為仿真，目的是分析電路邏輯關系的正確性，仿真速度快，可以根據需要觀察電路輸入/輸出端口和電路內部任意信號和寄存器的波形。圖3為分頻器和偽隨機序列發生器的功能仿真結果。

2.2 時序仿真

時序仿真是使用布局布線后器件給出的模塊和連線的延時信息，在最壞的情況下對電路的行為做出的實際估價。功能仿真是純理論的仿真，功能仿真不考慮信號傳送過程中的延遲。仿真結果可以和真值表對應起來。時序仿真要考慮信號傳送過程中的延遲，有可能出現競爭冒險。時序仿真比較接近實際情況。在圖4的時序仿真中可以看到窄脈沖p128k上出現了“毛刺”，這就是競爭冒險現象。在實際應用中可以用加小電容的辦法濾除掉。

3 指 標

此設計經電路制作、下載成為一個可獨立運行的硬件系統。在其輸出端口可得到穩定可靠的從2 048 kHz到1 kHz的時鐘信號。為了一些特殊需要本系統設計產生有窄脈沖：[p8k、][q8k]和p128k。本系統為滿足通信原理實驗中對偽隨機序列的需求，可輸出產生3～5階的偽隨機序列碼。所有信號經實測完全滿足設計要求。

4 結 語

本系統最終做成一個硬件電路，所輸出的信號穩定可靠，可以用在“通信原理”和“數字邏輯電路”等相關課程的實驗教學中。用[CPLD]來完成本系統具有設計靈活、效率高、運行可靠等特點，經過歷年的使用結果表明完全可以勝任相關課程的實驗要求，也可用于學生的畢業設計和電子制作等科研實踐中。

參考文獻

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