基于DSP+FPGA 的LFMCW 雷達測距信號處理系統設計*

陳林軍，涂亞慶，劉 鵬，沈艷林

(后勤工程學院 后勤信息與軍事物流工程系，重慶401311)

0 引 言

線性調頻連續波(linear frequency modulated continuous wave，LFMCW)雷達測距系統具有精度高、適用范圍廣、工作電壓低和安全性高等優點，在化工、冶金和油氣儲運行業有廣泛應用［1］。在理論研究方面，LFMCW 雷達測距問題實質是中頻信號的頻率估計問題，文獻［2 ～6］提出了多種高精度頻率估計方法，由于實驗條件限制，目前很多計算復雜的方法只實現了離線驗證。在信號處理系統方面，雷達測距系統一般采用基于單片機、數字信號處理器(DSP)或現場可編程門陣列(FPGA)的方案。但是，單片機的軟硬件資源有限，難以實現復雜算法［7］;DSP 具有很強的浮點運算能力，但不能夠并行運行程序且外設驅動能力不如FPGA［8］;FPGA 外設驅動能力強，資源豐富，且程序高速并行運行，但是其實現浮點運算相當復雜［2］，給測距算法的嵌入增加了難度。

本文充分利用DSP 和FPGA 各自的優勢，設計了基于DSP+FPGA 的LFMCW 雷達測距信號處理系統，實驗驗證表明:系統能夠滿足所提方法對硬件資源的需求，為高精度頻率估計方法提供了在線實驗驗證手段，為實現高精度連續雷達波測距系統打下了堅實基礎。

1 LFMCW 雷達測距原理及其信號處理系統方案

LFMCW 雷達測距原理為:信號處理系統輸出調制電壓，驅動VCO(壓控振蕩器)產生線性調頻的正弦信號作為天線發射信號，發射信號和回波信號經過混頻器處理后得到中頻信號，測量中頻信號的頻率進而得到距離信息。

信號處理系統是LFMCW 雷達測距裝置的核心，其設計方案如圖1 所示。系統以FPGA 和DSP 為核心，FPGA主要負責A/D 轉換器、D/A 轉換器和LCD 的控制，DSP 主要用于實現測距的數字信號處理算法和系統與上位機的通信。

圖1 信號處理系統硬件結構Fig 1 Hardware structure of signal processing system

電源模塊為整個信號處理系統供電，表1 列出了設計中使用的主要芯片的型號及其供電要求。表1 中包含5 種幅度的直流電壓，此外，D/A 轉換電路后的運放電路供電為9 V，因此，電源模塊采用9 V 電源供電，通過電源芯片降壓后得到其它芯片的供電電壓。

表1 主要芯片型號Tab 1 Types of main chips

2 FPGA 控制模塊設計

信號處理系統的FPGA 控制模塊主要分為三個部分:數據采集模塊、調制波形產生模塊和結果顯示模塊，圖2 是整個FPGA 控制模塊的塊狀圖(引腳略)。

圖2 中共有3 個不同時鐘信號，分別是A/D 轉換時鐘clk_ad，D/A 轉換時鐘clk_da 和FPGA 內部邏輯時鐘clk，它們都是通過FPGA 內部鎖相環分頻得到。

2.1 數據采集模塊

數據采集模塊主要器件是A/D 轉換器，其工作過程由時鐘信號進行控制，AD 從時鐘信號有效到輸出轉換結果要經過13 個時鐘周期的延遲，每個時鐘周期輸出一個16 位的數據，FPGA 通過通用IO 口采集AD 的輸出結果。

數據采集模塊實現的是存儲A/D 轉換結果并將數據傳送給DSP 進行處理的功能。如圖2(a)所示，該模塊主要由一個異步FIFO 和一個FIFO 控制邏輯構成。數據從AD 到FIFO 的傳輸過程由FIFO 控制邏輯進行控制，而數據從FIFO 到DSP 的傳輸過程則由DSP 的讀操作進行控制。

圖2 FPGA 控制模塊塊狀圖Fig 2 Block diagram of FPGA control module

2.2 調制信號產生模塊

調制信號產生模塊實現數字頻率合成器(DDS)功能，即生成并輸出數字鋸齒波信號，利用D/A 轉換器將數字鋸齒波信號轉換成模擬鋸齒波信號，經過放大濾波后作為VCO 的輸入掃頻電壓。

如圖2(b)所示，該模塊主要由三個部分組成:累加器、D 觸發器和ROM 存儲器。累加器輸入的常數值決定累加器的溢出周期T，其計算公式如式(1)所示

其中，N，fda，C 分別為累加器的數據寬度，clk_da 的頻率和累加常數值。該模塊的ROM 存儲器中保存的是一個周期的鋸齒波波形，由于VCO 調頻存在非線性，使用經過非線性校正后的波形能夠有效減小調頻非線性對雷達測距精度的影響。

2.3 結果顯示模塊

結果顯示模塊實現結果可視化功能，該模塊接收DSP處理得到的距離信息并將距離信息輸出顯示到LCD 屏。如圖2(c)所示，結果顯示模塊有三部分組成:FIFO 控制邏輯、異步FIFO 和LCD 控制邏輯。與數據采集模塊中的FIFO 控制邏輯相似，結果顯示模塊中的FIFO 控制邏輯也起著協調DSP 和FIFO 的作用。當DSP 處理完采樣信號，得到距離信息后，DSP 對FIFO 進行寫操作，數據傳輸完畢后，FIFO 控制邏輯將FIFO 讀使能置1，數據由FIFO 讀出到LCD 控制邏輯。LCD 通過內部邏輯逐位將距離信息顯示到LCD 屏。

3 DSP 程序設計

3.1 程序流程

DSP 是信號處理的核心，主要實現數據的讀取、處理和輸出功能。DSP 程序流程如圖3 所示，主要分為系統初始化、雙核通信、信號處理算法實現和結果輸出等環節，其中，雙核通信和信號處理算法實現環節在中斷程序中實現。

圖3 DSP 程序流程Fig 3 Flow chart of DSP program

系統開始工作后，首先進行系統初始化，然后系統等待觸發中斷程序。在中斷程序中，DSP 完成與FPGA 的通信和信號處理。DSP 收到FPGA 發出的讀取數據的中斷請求后，控制FPGA 停止緩存數據并通過XINTF 外部接口讀取FPGA 內部FIFO 緩存的數據，數據讀取完畢后控制FPGA 繼續緩存;然后DSP 通過嵌入的信號處理算法計算出距離信息，最后將距離信息寫入到FPGA 的FIFO 中，同時，也可以通過RS—232 將距離信息發送到上位機進行顯示。

3.2 算法實現

本文采用基于相位匹配法的測距算法，該算法理論精度高，誤差接近克拉美羅下限(CRLB)。該算法的核心是利用相位匹配法估計角頻率ω，如式(2)所示［6］

其中，λ 和ω 分別表示自相關信號、自相關信號長度和利用PHD 法［9，10］計算自相關信號角頻率。

基于相位匹配法的測距算法中運用了大量的加法和乘法運算，其中包含很多重復計算，例如:k 每變化一次，kω1需計算6 次，cos kω1計算2 次，sin kω1計算4 次。為提高運算速度，盡量減少重復計算，本文采用中間變量保存kω1，cos kω1和sin kω1的計算結果。在存儲空間分配上，由于只有計算λ(k)時會調用原始采樣數據，因此，將cos kω1和sin kω1的結果保存在原始采樣數據所在的存儲空間。

4 實驗驗證與分析

為驗證信號處理系統的效果，設計了利用信號發生器的加噪正弦信號模擬雷達中頻信號的實驗，調制波形通過示波器進行觀察測量。

實驗中，設置N=32，fda=50 MHz，C=8 590，通過示波器觀察調制電壓的輸出，得到周期為10 ms 的穩定鋸齒波。由此可知，調制信號產生模塊設計正確，工作正常。在雷達系統應用中，可以根據不同的VCO 的電調特性改變ROM中的波形數據，與不同的雷達前端配套使用。

設實驗模擬的雷達前端的調頻帶寬為1 GHz，調頻周期為10 ms，噪聲電平設置為50%(可調節的最大值，其對應SNR=13.86 dB)，則實驗中信號發生器輸出的5 組正弦波的參數及其對應的理論距離和實測距離如表2 所示，其中實測距離為5 次測量的平均值。

由表2 可知，本文設計的信號處理系統能夠實現中頻信號采集、數據處理和結果顯示的功能，說明數據采集模塊、結果顯示模塊和信號處理系統硬件和軟件設計正確。對于信號發生器產生的加噪單頻正弦信號模擬測距實驗，測量精度達到了1 mm，驗證了基于相位匹配法的測距算法的測距效果。

表2 實驗結果Tab 2 Experimental results

5 結 論

本文設計了以DSP+FPGA 雙核架構的雷達信號處理系統，完成了硬件系統的搭建和軟件系統設計，實現了基于相位匹配法的測距方法，并進行了實驗驗證。

實驗結果表明:基于DSP+FPGA 的LFMCW 雷達測距信號處理系統板上資源豐富，外設驅動能力強，能和多種不同雷達前端結合使用;運算能力強，適用于復雜測距算法驗證且硬件對算法造成的精度損失小;相位匹配法用于測距精度高且便于在DSP+FPGA 架構的信號處理系統中實現。

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