一種捷變頻鎖相環(huán)設(shè)計(jì)研究*

厲家駿，張福洪，陸家明

(杭州電子科技大學(xué) 通信工程學(xué)院，浙江 杭州 310018)

一種捷變頻鎖相環(huán)設(shè)計(jì)研究*

厲家駿，張福洪，陸家明

(杭州電子科技大學(xué) 通信工程學(xué)院，浙江 杭州 310018)

VCO預(yù)置電壓技術(shù)為實(shí)現(xiàn)鎖相環(huán)快速鎖定提供了較好的解決方案。分析了電壓預(yù)置的原理的實(shí)現(xiàn)可行性和針對(duì)具體PLL的優(yōu)化設(shè)計(jì)。提出了電壓預(yù)置技術(shù)具體的系統(tǒng)實(shí)現(xiàn)流程和電壓預(yù)置后可能會(huì)產(chǎn)生環(huán)路失鎖等現(xiàn)象，通過一些具體輔助電路的加入來解決快速跳頻和環(huán)路鎖定的問題。運(yùn)用ADS仿真設(shè)計(jì)軟件搭建PLL框架，觀察預(yù)置電壓后的鎖定時(shí)間。仿真結(jié)果表明，使用該技術(shù)后環(huán)路的鎖定時(shí)間大幅度縮短。

鎖相環(huán)；捷變頻；電壓預(yù)置；頻率合成器

0 引 言

經(jīng)歷80年的時(shí)間沉淀，頻率合成技術(shù)的理論已經(jīng)達(dá)到了一定的高度。在電子系統(tǒng)方面的應(yīng)用實(shí)踐也日益增加，頻率合成技術(shù)也相繼的走向成熟，也逐漸的走向輝煌。頻率源作為電子系統(tǒng)的關(guān)鍵設(shè)備之一，同時(shí)也作為跳頻系統(tǒng)中不可或缺的一部分，對(duì)整個(gè)系統(tǒng)起到了關(guān)鍵性作用。跳頻通信系統(tǒng)被作為當(dāng)代軍事，雷達(dá)和衛(wèi)星導(dǎo)航的熱門話題，那么一個(gè)好的頻率源對(duì)整個(gè)跳頻系統(tǒng)來說是至關(guān)重要。在現(xiàn)代局部戰(zhàn)爭(zhēng)中，電子對(duì)抗與反對(duì)抗都對(duì)頻率合成器的性能提出了新的較高的要求，而快跳頻率源[1]為抗干擾，抗捕獲提供了重要的保證。所以本設(shè)計(jì)的核心內(nèi)容是對(duì)頻率源的頻率切換速度進(jìn)行提高即致力于研究一個(gè)快速跳頻的頻率合成系統(tǒng)。

一般的鎖相環(huán)(Phase Locked Loop，PLL)式頻率合成系統(tǒng)的跳頻時(shí)間都在幾十微秒至二百微秒，如果能將跳頻時(shí)間縮短到10 μs以內(nèi)，那么會(huì)對(duì)頻率合成系統(tǒng)的研制和跳頻通信系統(tǒng)的發(fā)展都有著重要的意義。而由HITTITE公司出的HMC830、HMC833等PLL芯片內(nèi)部均采用了電壓預(yù)置的手段來提高跳頻速度。本文研究的內(nèi)容便是電壓預(yù)置手段對(duì)于PLL鎖定時(shí)間的影響。

1 鎖相環(huán)基本工作原理

1.1 鎖相技術(shù)

鎖相技術(shù)是一種由鑒相器(Phase Detector，PD)、環(huán)路濾波器(Loop Filter，LF)、壓控振蕩器(Voltage Controlled Oscillator，VCO)3個(gè)基本的部件構(gòu)成的閉合環(huán)路相位負(fù)反饋技術(shù)。基于鎖相技術(shù)構(gòu)建出的環(huán)路系統(tǒng)稱為鎖相環(huán)。圖1為鎖相環(huán)的基本結(jié)構(gòu)框圖。

圖1 鎖相環(huán)的基本結(jié)構(gòu)

其中：外部輸入?yún)⒖夹盘?hào)νi(t)和VCO反饋回的νo(t)在PD中進(jìn)行相位比較，PD的輸出信號(hào)為νd(t)。LF將PD輸出的νd(t)中的高頻分量進(jìn)行濾除，將低頻分量的電壓信號(hào)用于VCO的控制信號(hào)。VCO的輸出信號(hào)頻率隨著控制信號(hào)的電壓幅度發(fā)生變化，頻率鎖定完成，最終使得這兩個(gè)信號(hào)差保持在一個(gè)穩(wěn)定的值。

值得強(qiáng)調(diào)的是：鑒頻鑒相器在起始頻差較大的時(shí)候具有非線性特性，而在起始頻差較小的時(shí)候表現(xiàn)為線性。而鑒相器的工作內(nèi)容分為兩部分：當(dāng)輸入階躍響應(yīng)過大或過小，超出鎖定帶范圍，則鎖相環(huán)既發(fā)生牽引作用也發(fā)生鎖相作用；當(dāng)輸入階躍響應(yīng)正好落在鎖定帶范圍內(nèi)，則鎖相環(huán)只發(fā)生鎖定作用，而不產(chǎn)生牽引效應(yīng)。

1.2 環(huán)路濾波器的工作原理

影響鎖相式頻率合成器跳頻時(shí)間的決定性因素就是環(huán)路鎖定時(shí)間。因此，環(huán)路濾波器的設(shè)計(jì)就會(huì)特別重要。我們使用的鎖相環(huán)芯片基本都是基于電荷泵結(jié)構(gòu)的。電荷泵結(jié)構(gòu)在鎖定帶內(nèi)等效為一個(gè)瞬態(tài)線性的反饋系統(tǒng)，可采用線性系統(tǒng)理論分析[2]。

二階有源比例積分濾波器的鎖定帶為：

Δωlock=4πζωn

(1)

鎖定帶內(nèi)鎖定時(shí)間的計(jì)算公式為：

(2)

上述式(1)、式(2)中：ωn是環(huán)路自然諧振角諧振頻率；ζ是阻尼系數(shù)；Δftol是最后鎖定頻差；f1是起始頻率；f2是進(jìn)入鎖定帶頻率。

鎖定帶外牽引過程時(shí)間的近似計(jì)算公式為：

(1)當(dāng)參考頻率ω1發(fā)生階躍Δω1時(shí)，牽引時(shí)間為：

(3)

(2)當(dāng)VCO反饋頻率 發(fā)生階躍 ，改變分頻比，則牽引時(shí)間為：

(4)

2 VCO電壓預(yù)置鎖相環(huán)設(shè)計(jì)

圖1給出了普通鎖相環(huán)的工作模式，而通常我們?yōu)榱颂嵘i相環(huán)的鎖定速度，增加跳頻速率，會(huì)使用一些輔助捕獲方法。如：人工電調(diào)、自動(dòng)掃描、輔助鑒頻、變帶寬、變?cè)鲆娴取?/p>

圖2給出了本方案采用的VCO電壓預(yù)置PLL設(shè)計(jì)原理圖[3]，相比較普通的PLL，增加了數(shù)模轉(zhuǎn)換電路、加法器電路、微處理控制單元(Microcontroller Unit，MCU)控制電路。同時(shí)在電路的同步設(shè)計(jì)和器件的選擇上也增加了難度。此方案的目的就是為了減小起始頻差，使PLL直接進(jìn)入快捕帶，從而縮短頻率鎖定時(shí)間。在實(shí)際電路中，考慮到溫度對(duì)VCO等溫度敏感器件的影響，第一次電壓預(yù)置往往會(huì)有較大的誤差，所以我們還需要增加一個(gè)頻率數(shù)字變換電路(f/D變換)來抵消VCO的器件特性變化引入的誤差。

圖2 VCO電壓預(yù)置輔助捕獲PLL原理

2.1 DAC電壓預(yù)置電路設(shè)計(jì)

VCO預(yù)置電壓由數(shù)字模擬轉(zhuǎn)換器(Digital to Analog Converter，DAC)模塊產(chǎn)生。在DAC模塊的設(shè)計(jì)上，主要需要考慮接口電路、DAC器件電壓的建立時(shí)間、DAC預(yù)置精度。

(1)接口電路采用并口設(shè)計(jì)，目的是消除串口通信產(chǎn)生的時(shí)間延遲。以及跳頻不同步；

(2)目前市場(chǎng)上在售的DAC器件，指標(biāo)較好的電壓型DAC電壓建立時(shí)間都在3～4 μs。而電流型DAC電壓建立時(shí)間能達(dá)到納秒級(jí)，但是電流型DAC都需要外部時(shí)鐘和差分放大等電路來控制，可靠性較低；

(3) DAC的預(yù)置精度會(huì)直接影響到系統(tǒng)是否能直接進(jìn)入快捕帶，達(dá)到快速的鎖定。所以要盡量選擇位數(shù)較高的DAC芯片。

2.2 加法電路設(shè)計(jì)

圖3為加法電路結(jié)構(gòu)設(shè)計(jì)，采用同相加法放大設(shè)計(jì)，高速且?guī)捿^大的運(yùn)放，從而減小加法電路的時(shí)延。U1為來自電荷泵結(jié)構(gòu)的PLL電壓，U2為來自DAC的調(diào)諧電壓，U0為加到VCO上的輸出電壓。將該加法器電路放置在環(huán)路濾波器之前，可有效地消除DAC抑制電壓的紋波噪聲[4]。

圖3 加法電路結(jié)構(gòu)設(shè)計(jì)

2.3 環(huán)路濾波器設(shè)計(jì)

由第1節(jié)介紹的環(huán)路濾波器工作原理可知，PLL的鎖定時(shí)間關(guān)鍵就在于環(huán)路濾波器的設(shè)計(jì)。本方案仿真采用二階有源比例積分濾波器進(jìn)行分析，由式(3)、式(4)可以看出，環(huán)路帶寬直接決定了鎖定時(shí)間。環(huán)路帶寬越大，鎖定時(shí)間越短，反之越長(zhǎng)。頻率跳變的大小也決定了鎖定時(shí)間。頻率跳變?cè)酱螅i定時(shí)間越長(zhǎng)，反之，鎖定時(shí)間越短。如果系統(tǒng)對(duì)雜散抑制要求較高時(shí)，可在環(huán)路中增加一個(gè)諧振零點(diǎn)，以此增加對(duì)鑒相頻率雜散的衰減量。

為了解決跳頻速度與環(huán)路帶寬之間相互制約的影響，我們可以采用文獻(xiàn)[5-6]中提出的自適應(yīng)調(diào)節(jié)環(huán)路帶寬的方法。在跳頻初期，采用比較大的帶寬使加快頻率捕獲速度，當(dāng)頻點(diǎn)接近目標(biāo)頻率，環(huán)路進(jìn)入快捕帶，通過自適應(yīng)調(diào)整，減小帶寬完成環(huán)路捕獲鎖定。

3 PLL跳頻系統(tǒng)方案仿真分析

本方案采用美國(guó)安捷倫公司的Advanced Design System (ADS)進(jìn)行仿真測(cè)試。以ADI公司的PLL芯片AD4360-5為例，環(huán)路帶寬取80 kHz，相位裕量取48度。

在如圖4 ADS的PLL仿真系統(tǒng)框圖中，PLL環(huán)路被簡(jiǎn)化成3個(gè)模塊，設(shè)置各項(xiàng)參數(shù)：Freq_0是VCO的起始頻率，即VCO調(diào)諧端的控制電壓為0 V時(shí)的輸出頻率。由于我們使用的頻率為900±10 MHz，因此我們把該值設(shè)成880 MHz。N_step是SRC的跳躍電壓，配置為0；Fref是鑒相頻率，我們改為200 kHz；Step_Time是包絡(luò)仿真器Env1的仿真步長(zhǎng)，我們改成1/(10*Fref)，即鑒相周期的十分之一；Stop_Time是包絡(luò)仿真器Env1的仿真結(jié)束時(shí)間，我們改成100/Fref，即100個(gè)鑒相周期，如果該值設(shè)置太短有可能會(huì)觀察不到鎖定時(shí)間。由ADS仿真得到如圖5所示的環(huán)路鎖定時(shí)間，需要較長(zhǎng)時(shí)間來鎖定。

圖4 基于ADS的鎖相環(huán)鎖定時(shí)間分析設(shè)計(jì)

為了模擬對(duì)VCO進(jìn)行預(yù)置加壓，使VCO的起振頻率接近目標(biāo)頻點(diǎn)頻率。在圖5中頻率從初始狀態(tài)開始跳變，而圖6中我們預(yù)先給了一個(gè)調(diào)諧電壓，使之從890 MHz開始跳變，同樣最終輸出900 MHz的頻率，圖6采用了預(yù)置電壓技術(shù)，其鎖定時(shí)間m3為25.4 μs，相較于圖5中未采用電壓預(yù)置的鎖定時(shí)間271.5 μs有了較大的提升幅度。達(dá)到了鎖相環(huán)快速鎖定，頻率捷變的目的。

圖5 鎖相環(huán)鎖定時(shí)間

圖6 VCO電壓預(yù)置后的鎖定時(shí)間

由于該方案環(huán)路中使用的器件都運(yùn)行在1 GHz左右的頻率范圍內(nèi)，VCO反饋頻率頻帶較寬，參與混頻的諧波也較多，所以可能會(huì)產(chǎn)生環(huán)路失鎖的現(xiàn)象。當(dāng)理想情況：預(yù)置電壓輸出與參與混頻的頻率輸出完全同步，那么電壓預(yù)置加到VCO上分頻后和參與混頻的諧波一致，環(huán)路順利鎖定。然而實(shí)際工程中兩者不可能會(huì)完全同步，那么參考如圖7環(huán)內(nèi)混頻示意圖所示會(huì)有如下兩種情況：

圖7 環(huán)內(nèi)混頻結(jié)構(gòu)

4 結(jié) 語

通過對(duì)VCO預(yù)置一個(gè)調(diào)諧電壓，使PLL完成快速鎖定。本文分析了此種快跳方案的原理以及對(duì)此進(jìn)行仿真驗(yàn)證，可以有效的提升普通鎖相環(huán)的鎖定速度。在VCO預(yù)置電壓后，可能會(huì)產(chǎn)生失鎖現(xiàn)象，這一般是由于預(yù)置的電壓和VCO混頻后跳出了鑒相器的頻率范圍，導(dǎo)致永久失鎖。出現(xiàn)此情況可以通過在加法放大電路后增加一個(gè)電壓箝位，使混頻后也能鎖定。對(duì)在實(shí)際工程中研制采用鎖相環(huán)的捷變頻頻率合成器時(shí)，本方案有著一定的參考價(jià)值。

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A Frequency-Agile Phase-Locked Loop

LI Jia-jun, ZHANG Fu-hong, LU Jia-ming

(School of Communication Engineering, Hangzhou Dianzi University, Hangzhou Zhejiang 310018, China)

VCO voltage-presetting technology provides a fairly good solution to achieving fast locking of PLL (Phase-Locked Loop). The implementation feasibility of voltage-presetting principle and the optimized design of practical PLL chips are analyzed. Meanwhile, specific system implementation process of voltage-presetting technology, and possible loop failure and other error phenomena are also presented, and these problems could be solved by adding some auxiliary circuits. PLL design framework is built up with ADS simulation software,thus to observe the locked time after presetting voltage. Simulation results show that the locking time is considerably reduced with the application of this technology.

PLL;frequency-agile;voltage presetting;frequency synthesizer

10.3969/j.issn.1002-0802.2015.10.019

2015-05-20；

2015-09-08 Received date:2015-05-20；Revised date：2015-09-08

TN911.8

A

1002-0802(2015)10-1192-04

厲家駿(1990—)，男，碩士，主要研究方向?yàn)闊o線通信系統(tǒng)；

張福洪(1963—)，男，教授，碩士生導(dǎo)師，碩士，主要研究方向?yàn)樾盘?hào)處理、無線通信、軟件無線電技術(shù)；

陸家明(1990—)，男，碩士研究生，主要研究方向?yàn)闊o線通信技術(shù)。