一種3.3 V低電源電壓的1553B總線收發器設計*

印　琴，于宗光，*，魏敬和，，胡水根(.江南大學物聯網工程學院，江蘇無錫4; .中國電子科技集團公司第58研究所，江蘇無錫4035)

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一種3.3 V低電源電壓的1553B總線收發器設計*

印琴1，于宗光1，2*，魏敬和1，2，胡水根2
(1.江南大學物聯網工程學院，江蘇無錫214122; 2.中國電子科技集團公司第58研究所，江蘇無錫214035)

摘要:提出了一種基于1553B總線的收發器系統結構，設計實現了低壓單電源供電的1553B總線收發器，有效降低了收發器的動態功耗。仿真及測試結果表明，該電路能在3.3 V的低電壓下實現所有的收發功能，總線占空比為100%時的最大動態功耗僅為0.5 W，相比于5 V供電的1553B總線收發器，其動態功耗大約下降了1.7 W。該收發器采用0.5 μm DPTM BCD (15 V)工藝流片，并已成功應用到低壓的1553B總線產品中。

關鍵詞:收發器;低功耗;低壓供電; 1553B總線

MIL－STD－1553B是美國軍方提出的一種在航空電子系統中為各種機載設備互聯的網絡接口標準。1553B總線以其高度的可靠性和靈活性在航空設備中得到了廣泛的應用。航空事業的不斷發展，對低電壓1553B總線產品［1－3］提出了需求。

隨著3.3 V低壓的1553B總線協議處理器的廣泛應用，需要3.3 V低電壓的1553B總線收發器與之匹配，這樣在同一塊PCB板上就能用3.3 V的單電源提供電壓，減小PCB板的面積。同時降低1553B收發器的電源電壓能有效降低功耗，從而延長1553B產品的使用壽命，節約成本。針對這一需求，我們設計出了一種低電壓的1553B總線收發器［7－8］。

項目來源:江蘇省333工程科研項目(BRA2011115)

1　電路系統結構及功能描述

本文設計的3.3V低電源電壓的1553B總線收發器包括了發送器、接收器及相關的配置和邏輯控制電路，電路系統結構［4］如圖1所示。

圖1　1553B總線收發器系統結構圖

收發器的發送器部分，接收一對曼徹斯特Ⅱ編碼互補數據信號TXIN和NTXIN，在使能信號TX_EN的控制下，經過緩沖器、整形網絡和驅動電路的處理，在輸出端產生一對1553B總線的差分數據信號TXOUT 和NTXOUT，產生的差分輸出信號再經過隔離變壓器，直接耦合或變壓器耦合到1553B數據總線上。

收發器的接收器部分，接收一對來自1553B總線的雙向調制曼徹斯特Ⅱ數據RXIN和NRXIN，經過限幅電路、緩沖電路和濾波電路等進行信號處理，在輸出端產生一對曼徹斯特Ⅱ編碼的互補數字信號RXOUT和NRXOUT［5－6］。

收發器的配置電路部分包括時鐘基準和基準電流源:時鐘基準由多諧振蕩器產生一個內部穩定時鐘脈沖，周期為240 ns;基準電流源提供發送器和接收器所需鏡像電流基準。其邏輯控制部分包括內建自測試電路和移位寄存器電路:內建自測試電路是在電路內部增加附加電路，增加內部電路的可控性和可觀測性，使電路易于測試;移位寄存器為42位，用以實現對基準電路部分的基準電流源電流幅度的調節、直接對發送器輸出電流幅度的調節以及對接收器中可調電阻電路阻值的調節。

2　收發器的關鍵電路設計

2.1發送器中關鍵電路設計

發送器的輸入信號為TTL電平，包括正向輸入端、反向輸入端和使能輸入端3個信號。由于在模擬電路中無法直接對數字邏輯電平進行處理，因此需要先對輸入的TTL電平進行轉化。經過初步轉化后的信號為標準的方波信號，整形電路主要實現對波形的調整，使之滿足輸出的曼徹斯特碼的要求。

圖2所示的是其中正向輸入信號通路中的最后一級整形電路和驅動電路。本文設計的發送器對波形的調整是通過各級電路依次進行微調，最終實現對整個波形的調整，使之滿足輸出的曼徹斯特碼的要求。另外，為了滿足輸出端所需要的驅動能力，在整形電路之后接有一個大的驅動MOS管，由MOS管的電流方程可知，驅動電流正比于MOS管的寬長比，所以增大MOS管的驅動能力，提高驅動電流，可通過調節MOS管的寬長比獲得。經多次仿真調整，本設計采用的驅動管M16的寬長比最終確定為250 000∶1。如圖2所示，與M16相串聯的3個MOS 管M17、M18、M19在數字信號H、I、J的控制下選擇性導通，以配合M16調節驅動電流使得輸出信號TXOUT的波形平緩。

圖2　整形網絡電路

另外由圖2結合圖1可以看出，圖2整形網絡的輸出信號TXOUT后接的負載是變壓器，考慮到此發送器模塊是單電源3.3 V電壓供電，無法提供負電平，但為了使發送器輸出到變壓器上的電平達到7.4 V，本設計中采用變壓器互感的方法提供負電平。

2.2接收器中關鍵電路設計

接收器的輸入信號通過變壓器連接到1553B數據總線上，輸入信號的峰－峰值為10.6 V左右，而對于低壓3.3 V單電源供電的收發器而言，將未經處理的曼徹斯特碼直接作為后續電路的輸入必然會引起電路穩定性和可靠性的一系列問題，所以接收器需要先對輸入的曼徹斯特碼進行限幅處理。

限幅電路如圖3所示。其中Bias為前級偏置電路產生的偏置電壓，RXIN和NRXIN為兩個數值相等、相位相反的曼徹斯特碼輸入信號，考慮RXIN相對為低電位，NRXIN為高電位的情況。當RXIN的值足夠大時，三極管Q1和Q2的VBE必然大于三極管的開啟電壓，處于導通狀態，而三極管Q3和Q4的VBE小于三極管的開啟電壓，所以截止。由偏置電路產生的偏置電壓通過M8、M10和M13構成的電流鏡結構為M3及M6提供相同的偏置電壓，同時由M9、M11、M12、Q5及Q6構成的電流鏡結構保證了流過Q1、Q2的電流為恒定值，又因為Q1、Q2與M1、M2、M3一起構成的電流鏡結構使得流過M2、M3的電流恒定，從而MOS管M2、M3上的壓降恒定，3.3V的電源電壓經兩個恒定壓降的MOS管得到的輸出電壓隨之被限定在3.3 V以下。綜上所述，該限幅電路主要是利用了三極管的電壓鉗制作用對輸出電平進行限幅的。

圖3　限幅電路邏輯

由于在接收器中限幅后產生的信號包含有較多的毛刺，為了有效的濾除限幅過程中帶來的毛刺，需要在限幅電路之后接入一個高階的低通濾波器。低通濾波器的結構如圖4所示，它是由兩個二階低通濾波器相級聯構成的四階低通濾波器，其中接入濾波器的有效電阻值R1、R2、R3、R4受數字調制信號的控制，也就是說此濾波器的截止頻率可以通過數字調制信號加以改變。

圖4　濾波電路

3　電路仿真及流片

3.1電路仿真結果

基于上華0.5 μm DPTM BCD(15 V)工藝，我們采用Cadence的Spectre軟件結合Synopsys公司的Hspice軟件對1553B總線收發器進行了功能仿真。考慮到工藝庫中未提供隔離變壓器模型，在仿真之前需要對隔離變壓器進行Spice建模，將隔離變壓器分為4端電感描述主次級線圈電感值，然后用兩個互感耦合器K1和K2定義主次級變壓器電感耦合系數。仿真時的全局電源電壓設為3.3 V，收發器的功能仿真波形如圖5所示，從仿真波形圖可以明顯看出，本文設計的1553B總線收發器能在3.3 V低壓下正常工作。

圖5　收發器的仿真波形

3.2版圖布局及流片測試結果

版圖設計是收發器設計中的一個重要環節，直接決定芯片的成本和性能。圖6所示為本文設計收發器的整體版圖，版圖為兩路收發器的版圖，面積為4.9 mm×4.3 mm。電源對地采用漏端跨阱的NMOS器件結構進行保護。阱/襯底接觸設計成塊狀以增加接觸面積，為防止閂鎖效應，阱內外N－P管間距適當加大。

圖6　收發器的電路版圖

芯片在上華成功流片后，采用示波器測得的收發器的發送器波形和接收器波形如圖7所示。其中圖7(a)是由1553B協議處理器送入發送器的一對曼徹斯特Ⅱ編碼互補數據信號TXIN和NTXIN的波形圖，圖7(b)是經過發送器處理之后產生的輸出信號TXOUT的波形圖，同時也是接收器的輸入信號波形圖，圖7 (c)是接收器的輸出信號RXOUT、NRXOUT的波形圖。測得的波形圖表明接收器最終的輸出信號與1553B協議處理器送給發送器的輸入信號一致，表明本文設計的收發器很好的實現了3.3V低壓下的收發功能。

經測試，其各項性能指標滿足設計要求。表1給出了3.3 V和5 V兩種電源電壓下，變壓器耦合和直接耦合時收發器的上升下降時間的測試值、總線占空比分別為0%、25%、50%、100%時動態功耗的測試值，各測試值均在極限值范圍內，符合設計標準。

表1　收發器的部分性能參數

圖7　發送器和接收器的輸入輸出波形

將3.3 V電源電壓與5 V電源電壓下的動態功耗Pw進行對比，可以看出總線占空比為100%時，5 V電源電壓下的動態功耗測試值為2.21 W，而3.3 V電源電壓下的動態功耗測試值僅為0.54 W，大約下降了1.7 W，其性能在功耗方面得到了很大的改善，達到了設計目標。

4　結束語

文中闡述了一種3.3 V低電源電壓的1553B總線收發器的設計。簡要介紹了收發器中整形電路、限幅電路、濾波電路的結構及功能，并給出了電路的仿真及流片結果。從測試結果可以看出本文設計的收發器實現了所有的收發功能，各項參數符合1553B總線規范，功耗大幅降低，能有效延長1553B產品的使用壽命，節約成本。

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印　琴(1989－)，女，漢族，江蘇泰興人，碩士研究生，主要研究方向為集成電設計，18352513607@ 163.com;

于宗光(1964－)，男，漢族，山東濰坊人，博士，教授，博士生導師，研究方向為集成電路設計開發，Yuzg58@ sina.com。

High-Speed Data Transceiver System Based on DDR2 SDRAM Ping-Pong Double Buffering

LIU Jie，SAI Jingbo*
(Beijing University of Technology，Beijing 100022，China)

Abstract:In the high-speed data transceiver system design，the first problem to be solved is the real-time data cache，However，the limited memory resources of FPGA can not meet the requirements of massive data cache，To solve the problem of system cache huge amounts of data，the system proposed ping-pong double buffering innovative design based on the DDR2 SDRAM.Design of two-way high-capacity asynchronous FIFO based on DDR2 SDRAM，selection logic operations to achieve a ping-pong between the two paths through the FPGA to achieve the cached data.Experimental results show that the Data transceiver system based on DDR2 SDRAM realized every road 512 Mbit cache space and 200 MHz of the bus rate and solved the problem of the huge amounts of data cache.

Key words:high-speed data transceiver system; ping-pong double buffering; DDR2 SDRAM Technology; asynchronous FIFO

中圖分類號:TN492

文獻標識碼:A

文章編號:1005－9490(2015) 03－0646－04

收稿日期:2014－07－10修改日期: 2014－11－15

doi:EEACC: 6210; 721010.3969/j.issn.1005－9490.2015.03.036