一種低抖動電荷泵鎖相環的設計*

白　楊，張萬榮，江之韻，胡瑞心，卓匯涵，陳昌麟，趙飛義

(北京工業大學電子信息與控制工程學院，北京100124)

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一種低抖動電荷泵鎖相環的設計*

白楊，張萬榮*，江之韻，胡瑞心，卓匯涵，陳昌麟，趙飛義

(北京工業大學電子信息與控制工程學院，北京100124)

摘要:采用動態鑒頻鑒相器、基于常數跨導軌到軌運算放大器的電荷泵、差分型環形壓控振蕩器，設計了一種低抖動的電荷泵鎖相環。基于SMIC 0.18-μm CMOS工藝，利用Cadence軟件完成了電路的設計與仿真。結果表明，動態的鑒頻鑒相器，有效消除了死區。新型的電荷泵結構，在輸出電壓為0.5 V～1.5 V時將電流失配減小到了2%以下。壓控振蕩器在頻率為1 MHz時輸出的相位噪聲為－94.87 dB在1 MHz，調諧范圍為0.8 GHz～1.8 GHz。鎖相環鎖定后輸出電壓波動為2.45 mV，輸出時鐘的峰峰值抖動為12.5 ps。

關鍵詞:電荷泵鎖相環;低抖動;常數跨導軌到軌運算放大器;環形壓控振蕩器

項目來源:北京市自然基金項目(4142007，4143059)

電荷泵鎖相環(CPPLL)廣泛應用于時鐘生成、頻率綜合、高速串行通信和3G無線通信等領域。以其高速、低成本、低功耗和易于集成等優點，在當今電子時代發揮著不可替代的作用。CMOS技術的出現，使電荷泵鎖相環實現了低功耗、小面積和低相位噪聲的優勢。但是在低成本、低功耗等情況下，如何實現低抖動的電荷泵鎖相環已經引起了全球的研究熱潮［1］。

傳統的電荷泵鎖相環存在抖動問題的主要原因有以下幾方面:①鑒頻鑒相器復位脈沖信號延遲時間不足產生死區、輸出信號延遲時間不同造成控制電壓周期性減幅振蕩產生的電路抖動［2］。②電荷泵的電流失配產生電路雜波，電荷共享引起控制電壓波動［3］。③壓控振蕩器的相位噪聲引起電路的抖動［4］。

基于上述對電荷泵鎖相環抖動產生的分析，采用了動態鑒頻鑒相器結構、基于常跨導軌到軌運算放大器的電荷泵結構、差分型的環形壓控振蕩器結構，有效解決了抖動對電路性能產生的不良影響。

1　電荷泵鎖相環基本原理

電荷泵鎖相環電路的基本結構如圖1所示，包括鑒頻鑒相器(PFD)、電荷泵(CP)、環路濾波器(LPF)、壓控振蕩器(VCO)和分頻器。

圖1　鎖相環的結構圖

電荷泵鎖相環的基本原理是:鑒頻鑒相器(PFD)檢測出輸入參考時鐘Fref與分頻器分頻之后時鐘Fn的相位差和頻率差，產生能夠控制電荷泵(CP)充電狀態和放電狀態的相應電壓信號UP和DOWN。電荷泵電路將UP信號和DOWN信號轉換成充電、放電電流信號，對環路濾波器(LPF)內部電容進行充放電。環路濾波器將電荷泵輸出的脈沖信號轉換成直流模擬控制信號Vctrl。壓控振蕩器(VCO)根據控制電壓Vctrl的大小調整輸出時鐘頻率Fvco，使通過分頻器后的信號頻率與輸入參考時鐘頻率盡量接近。整個環路形成了一個反饋系統，輸出信號最終在頻率和相位上與參考時鐘信號同步，并達到鎖定狀態［5］。

2　電荷泵鎖相環電路設計

本文所設計的電荷泵鎖相環電路由鑒頻鑒相器、電荷泵、壓控振蕩器、環路濾波器和分頻器5個模塊組成。下面具體分析各主要模塊的電路實現。

2.1動態的鑒頻鑒相器(PFD)

傳統鑒頻鑒相器當輸入信號的相位差ΔΦ小于某個定值Φ0時，產生的窄脈沖由于結點電容的存在，會有一定的上升時間和下降時間，這樣就沒有足夠的時間到達高電平，從而無法打開電荷泵開關注入電流，使環路增益降到零且輸出相位不能鎖定。這個±Φ0的區域被稱為死區，死區會引起鎖相環電路的抖動，影響整個電路的工作性能。因此本文設計了一種能夠有效消除死區，降低電路抖動的動態PFD。其結構如圖2所示，該結構由兩個邊沿觸發的可復位D觸發器、一個延遲單元和一個緩沖單元組成。其中，在D觸發器的復位路徑中加入了由異或門和反相器組成的延遲單元，使窄脈沖信號有足夠的時間到達高電平，有效消除死區，減小電路的抖動。同時，緩沖單元在使用反相器的基礎上加入了互補傳輸門，保證了信號UP和DOWN開、關電荷泵的延遲時間相同，防止了控制電壓的周期性減幅振蕩引起電路抖動［6］。此電路結構擁有速度快、無靜態功耗、動態功耗低的優點。

圖2　鑒頻鑒相器結構圖

2.2基于常數跨導軌到軌運算放大器的電荷泵(CP)

電荷泵是電荷泵鎖相環中非常關鍵的模塊，直接影響鎖相環的整體性能。傳統的電荷泵存在著電流失配和電荷共享的非理想因素。電流失配會產生電路雜波，電荷共享會引起電荷泵的輸出電壓波動，二者都會不同程度上引起電路的抖動［7］。本文提出的電荷泵結構如圖3所示，本結構由電流參考支路(M7、M8、M9、M10)、電荷泵支路(M1、M2、M3、M4、M5、M6)、常數跨導軌到軌運算放大器(Amp1)和運算放大器(Amp2)組成。

圖3　電荷泵結構圖

為了抑制電流失配產生的影響，本文采用了以PMOS電流鏡為負載的差分放大器Amp2與晶體管(M1～M10)負反饋連接的電路結構。這種結構能夠有效地鉗位結點X和結點Z的電壓，使其滿足Vx= Vz。則流過晶體管M8的電流I1與流過晶體管M1的電流I2相等，流經晶體管M9的電流I3與流經晶體管M3的電流I4相等。而流經同一支路的電流I3和I1顯然也相等，所以流經晶體管M1的電流I2與流經晶體管M3的電流I4相等，消除了電流失配產生的電路抖動。

為了抑制電荷共享產生的影響，本文采用了將圖4所示的常數跨導軌到軌運算放大器Amp1連接成負反饋的電路結構，使得電荷泵差分輸出端電壓當滿足Vds－M1=Vds－M2=Vds－M3=Vds－M4時，開關M1、M3由同時導通到同時關斷的過程中，電流源M5和電流源M6漏端的電壓不變。因此我們解決了電荷共享引起的電荷泵輸出電壓波動的問題，保證了電荷泵可以產生穩定的輸出電壓，降低了鎖相環的抖動，提升了鎖相環的整體性能。

圖4　常跨導軌到軌運算放大器結構圖

2.3差分型環形壓控振蕩器(VCO)

壓控振蕩器作為CPPLL中重要模塊之一，直接決定了CPPLL的輸出信號的準確性［9］。若VCO有足夠大的頻率調諧范圍，電路可以實現良好的性能。為了獲得較大的頻率調諧范圍、較小的芯片面積和較小的功耗，設計中采用了環形壓控振蕩器結構如圖5所示。它是差分型的延遲單元構成的3級級聯的結構。這種差分型的結構不僅對共模噪聲具有良好的抑制作用，而且在延遲級數上表現出了很大的靈活性。此壓控振蕩器結構對鎖相環抖動的降低具有突出貢獻。

圖5　壓控振蕩器結構圖

延遲單元中負載管Mp0和Mp1交叉耦合，正反饋效應導致了開關信號的再生性，使輸出信號接近滿擺幅。延遲單元所具有的無電流源的軌到軌輸出特性［10］，使得該結構更適合在低電源電壓下工作。可控管Mn0和Mn1接入到耦合回路中，通過改變耦合強度來改變頻率。具體原理是:環振中傳送的信號是完全開關信號，初始情況下Vout=0，Voutn= VDD。此時Mp0管的柵壓為0，Mpl管的柵壓在Mn0管的鉗制作用下達到Vctrl－Vthn。當輸入信號發生切換即由0變至VDD由VDD變至

圖6　環路濾波器結構圖

由分析可知，壓控管Mn0和Mn1通過控制PMOS管的最大柵壓，控制了反饋回路的強度。因為這些PMOS負載管的最小柵壓為0，改變它們的最大柵壓相當于改變周期內PMOS柵壓的平均值，相應的就改變了流過PMOS管的平均電流。這樣通過改變控制電壓，就改變了延遲單元的延遲時間及對應的輸出頻率。同時，設計中引入了輔助輸入對管Mp2和Mp3，其前饋作用可以有效增加環振的輸出頻率，達到增加VCO調諧范圍的目的。為了使輔助通路信號傳輸不干擾主環路振蕩，輔助輸入對管增益強度應弱于主輸入對管。

2.4環路濾波器和分頻器

為了實現上述主要模塊低抖動的性能，以及保證電荷泵鎖相環工作性能良好，本文還設計了二階無源低通濾波器和電流模邏輯的整數分頻器。在電荷泵鎖相環中，濾波器都為電流型［11］。本文的環路濾波器采用了二階無源濾波器，如圖6所示。它由一個電阻(R1)和兩個電容(C1、C2)組成，C1= 100 pF，C2=15 pF，R1= 6 kΩ可以形成兩個極點和一個零點。其中，R1主要決定電荷泵鎖相環系統的環路帶寬，C1主要決定電荷泵鎖相環系統的穩定性，C2在系統傳輸函數中增加一個極點，有助于更好地濾除VCO控制電壓上的高頻成分。

分頻器在鎖相環電路中起到一個頻率倍增的作用［12］。即壓控振蕩器輸出的時鐘通過分頻器再與輸入參考時鐘相比較，就可得到一個頻率加N倍的時鐘信號，當然相位依然和參考時鐘是同步的。本設計中的整數分頻器是由如圖7所示的基本單元構成的二分頻電路，它是電流模邏輯(CML)差分電路的兩級級聯結構，CML分頻采用差分對接入差分信號，具有抗干擾能力強、噪聲低、擺幅小，功耗低的特點，但要注意和前級的輸出幅度相匹配，如果峰峰值太大，則容易被削波，如果太小，則可能不會正確的分頻。

圖7　分頻器基本單元結構圖

3　電荷泵鎖相環仿真驗證

基于SMIC 0.18-μm CMOS工藝，通過仿真軟件Cadence Spectre對設計的電路進行了仿真。CPPLL中電荷泵的充電電流和放電電流的匹配度仿真結果如圖8所示，在輸出電壓為0.5 V～1.5 V時，充電電流和放電電流均能很好的匹配，電流失配小于2%，有效降低了電路的抖動。

圖8　電荷泵的電流匹配度

CPPLL中壓控振蕩器相位噪聲的仿真結果如圖9所示，在頻率為1 MHz時壓控振蕩器的相位噪聲為－94.87 dB@ 1 MHz。壓控振蕩器的調諧范圍的仿真結果如圖10所示，其范圍為0.8 GHz～1.8 GHz。

CPPLL鎖定的仿真結果如圖11所示，CPPLL 在500 ns之后被鎖定，鎖相環電路工作性能良好。鎖定的CPPLL輸出電壓波動的仿真結果如圖12所示，波動為2.45 mV，輸出電壓的波動得到了有效降低，對鎖相環輸出抖動的降低做出了貢獻。

圖9　壓控振蕩器的相位噪聲

圖10　壓控振蕩器的調諧范圍

圖12　電荷泵鎖相環鎖定的輸出電壓波動

電荷泵鎖相環的整體性能指標如表1所示，CPPLL的控制電壓波動為2.45 mV，輸出時鐘的峰峰值抖動為12.5 ps。電荷泵鎖相環整體電路的抖動得到了有效降低。

表1　CPPLL整體性能指標

4　結論

本文基于SMIC 0.18-μm CMOS工藝，實現了一種低抖動電荷泵鎖相環的設計。通過延遲單元的運用PFD很顯然的消除了死區，減小了抖動。仿真結果顯示，VCO的調諧范圍為0.8 GHz～1.8 GHz，在頻率為1MHz時的相位噪聲為－94.87 dB@ 1 MHz。電荷泵的電流失配在輸出電壓為0.5 V～1.5 V時小于2%。電荷泵鎖相環鎖定后輸出電壓波動為2.45 mV，CPPLL輸出時鐘的峰峰值抖動為12.5 ps。

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白　楊(1987－)，女，蒙古族，遼寧人，北京工業大學碩士研究生，研究方向為射頻器件與射頻集成電路設計，baiyang0630@ 163.com;

張萬榮(1964－)，男，漢族，河北人，教授，北京工業大學博士生導師，研究方向為射頻器件與射頻集成電路、微電子器件與集成電路可靠性研究，wrzhang@ bjut.edu.cn。

A New CMOS Electronically Tunable Current Conveyor with Wide Tuning Range

HU Xuguang，WANG Weidong*
(School of Information and Communication Engineering，Guilin University of Electronic Technology，Guilin Guangxi 541004，China)

Abstract:A new CMOS electronically tunable second-generation current conveyor(ECCII) with wide tuning range was presented.By introducing the log-antilog current amplifier based on DDCC，the current gain was controlled electronically by adjusting the ratio of DC bias currents of the ECCII，In a certain range of the bias current，0＜k≤10.The input stage adopts rail to rail structure by adding a cascode current mirror in the second level，increase the voltage tracking accuracy.Using SMIC 0.18 μm CMOS technology，the Spectre simulation results showed that vx/vyand iz/ixhad－3 dB bandwidth of 300 MHz and 155 MHz，Voltage tracking accuracy is 0.997，DC power consumption was 1.642 4 mW.The ECCII has comprehensive applications in the tunable current mode continuous time filters.

Key words:electronically tunable second-generation current; wide tuning range; log-antilog current amplifier; DDCC; current mode filters

中圖分類號:TN433

文獻標識碼:A

文章編號:1005－9490(2015) 03－0516－05

收稿日期:2014－07－09修改日期:2014－08－03

doi:EEACC:121010.3969/j.issn.1005－9490.2015.03.010