基于FPGA的SDR FM接收機的設計

張俊濤，薛　瑩，艾春艷(陜西科技大學電氣與信息工程學院，西安710021)

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基于FPGA的SDR FM接收機的設計

張俊濤*，薛瑩，艾春艷
(陜西科技大學電氣與信息工程學院，西安710021)

摘要:針對模擬元件制做的傳統接收機的相關設備由于工作頻率較高導致對元件參數要求高，電路布局布線困難等問題，提出一種利用FPGA芯片作為接收機的重要組成部分，結合簡單外圍硬件電路共同組成接收機的新方法。通過FPGA的差分I/O引腳完成接收機的模數轉換功能，在集成設計環境Vivado中通過調用IP核的方法實現數字下變頻和信號解調等功能。實驗結果表明，該系統具有成本低、響應快、可靠性高的特點。

關鍵詞:軟件無線電;數字信號處理; FPGA;數模轉換; IP核;接收機

軟件定義的無線電SDR(Software Defined Radio)其核心技術是可以建立各種靈活的無線通信系統，這些系統可以支持多頻段多模式，可以通過編程來支持新的通信標準，可以通過無線加載實現動態升級，可以不更換硬件而支持各種增值服務，甚至可以重新定義空中無線接口［1－4］。基本思想就是將寬帶模數轉換盡可能地靠近射頻天線，盡可能早地將接收到的模擬信號數字化，最大程度地通過軟件來實現電臺的各種功能［5］，隨著現代數字電路的高速發展，特別是高速度高精度ADC、DSP、FPGA及軟件無線電技術的發展，無線通信系統中數字化體制逐漸取代模擬體制［6］。

1　系統總體設計

本文采用FPGA來構建SDR接收機平臺，總體結構圖如圖1。去掉了放大器、A/D轉換器等傳統的外圍模擬電路，節省成本，實現全數字化的控制。該系統分為4個主要部分: (1)模數轉換部分，創建出基本天線和簡單的差分電路，將輸出的差分信號連接至FPGA的I/O引腳，使得該天線接收到的射頻信號傳輸到FPGA芯片上，完成了模擬信號與數字信號的轉變，得到了1 bit數字信號; (2)數字下變頻部分，將上述轉換的1 bit數字信號利用FPGA芯片中的IP核功能實現數字信號的下變頻處理，這部分包括用數字控制振蕩器NCO (Numerically Controlled Oscillator)產生可控的正弦波和余弦波，然后利用乘法器與1 bit數字信號相乘，最后經過積分梳狀濾波器CIC(Cascade Integrator Comb)降低采樣速率; (3)頻率解調部分，該部分將經CIC濾波器得到的速率降低的數字信號輸入鑒相器得出所需頻率的數字信號，然后輸入低通濾波器，通過其用簡單平均法對音頻信號進行濾波，改進輸出信噪比，最后利用脈寬調制模塊(PWM)使數據流隨后進入并在其輸出端上生成脈沖信號，通過I/O引腳向耳機輸出音頻信號，利用耳機可以作為低通濾波器，脈沖信號經過濾波可得到驅動耳機的比例模擬值; (4)控制部分，添加機械旋轉增量解碼器來控制接收機的調頻和音量。最終可以接收調頻87．5 MHz～108 MHz之間頻率的頻道搜索。

圖1　接收機總體結構圖

2　系統硬件設計

系統幾乎完全用FPGA來構建接收機平臺，省略了放大器或分立濾波器等傳統模擬組件的使用(如圖2所示)實現了節約成本，電路結構優化的兩大突出性能優勢。

圖2接收機硬件組成部分

2．1 1-bits差分信號模數轉換設計

FPGA不能直接處理模擬信號因為FPGA自身不帶有A/D轉換器，因此傳統方法需要在FPGA芯片的前端增加數模轉換電路或者數模轉換芯片，將采集的模擬信號轉化成數字信號后再進行后續的數字信號處理工作。這樣的傳統方法需要大量的模擬電路，增加了成本對于產品的利潤造成了很大影響，另外模擬電路會帶來很多的干擾，如電磁干擾和噪聲等，干擾有的使傳輸的信息產生錯誤，有的使電壓超過電路的極限。

為了解決上述問題，考慮到FPGA芯片具有差分I/O接口(如圖3)、芯片上差分緩沖器和低電壓差分信號LVDS(Low Voltage Differential Signaling)，LVDS傳輸支持速率一般在155 Mbit/s(大約為77 MHz)以上，LVDS物理接口使用1．2 V偏置電壓作為基準，提供大約400 mV擺幅。

圖3　差分I/O接口輸入工作的特性參數

差分輸入緩沖器(IBUFDS)原語在正負終端之間靈敏度極高。經測試顯示低至1 mV的峰峰差分電壓足以讓IBUFDS在0和1之間擺動。圖4顯示了所設計的輸入電路。在本實現方案中，電阻R1、R2和R3在IBUFDS的終端P和終端N處生成普通電壓。接收到的信號通過耦合電容C1饋送給終端P。交流信號經N側的C2電容濾波后，其可用作交流基準信號。就此電路而言，FPGA將天線攝入的FM廣播信號成功轉換為1 bit數據流。

圖4　差分緩沖器的天線饋入

圖5　差分電路Proteus仿真圖

為了確定簡單差分電路搭建成功，以及確定電阻電容的取值大小在Proteus上進行了仿真，結果如圖5，使用運放來代替FPGA中的差分I/O引腳，給定一個正弦信號源，信號通過搭建的差分電路得到在2管腳處的比較電壓為2．49 V，當3管腳處接收到的電壓小于2．49 V時輸出0，大于時輸出1，以此得到1，0的方波。

2．2控制器設計

將控制器模塊連接到機械旋轉增量編碼器和LED上，該模塊從增量編碼器獲得脈沖信號，以調節NCO的輸出頻率以及PWM模塊控制的音頻音量，兩個旋轉增量編碼器控制無線電的頻率和音量。每個編碼器輸出兩個脈沖信號，旋轉方向和速度可由脈沖寬度和相位確定。狀態機和計數器可將旋轉狀態轉變為頻率控制字和音量控制字。與此同時，對頻率音量值進行解碼，并顯示在7段LED上。

3　系統軟件設計

3．1數字下變頻設計

數字下變頻技術是實現用軟件來完成傳統需要用硬件完成的工作的關鍵。其將中頻信號數字下變頻至零中頻，且使信號速率降至通用FPGA器件能處理的速率的技術，同時，數字下變頻也是數字信號處理中運算量最大、速度要求最高，也是最難實現的部分。

3．1．1設計環境—Vivado

Vivado的設計理念就是一個以IP為核心的設計理念。Vivado Design Suite提供業界首款即插即用型IP集成設計環境并具有IP集成器特性，從而解決了RTL設計生產力問題。

本設計的主要部分實現采取直接調用Vivado IP核的方法(如圖6)，充分利用其即插即用的功能;然后利用MODELSIM進行仿真，以確定軟件設計的正確性。

數字下變頻由本地振蕩控制器NCO(Numerically Controlled Oscillator)、混頻器、積分梳狀濾波器CIC (Cascade Integrator Comb)三部分組成，基本結構可分為可編程下變頻模塊與高效抽取模塊［2］。

圖6　數字下變頻的軟件結構圖

3．1．2可編程數字下變頻模塊設計

在FPGA中NCO采用直接數字頻率合成DDS (Direct Digital Synthesizer)的方法來設計，因此直接調用DDS IP核。建立新工程后在工程管理中選擇IP目錄，然后選擇DDS IP核，彈出IP核設置界面，在此可以更改數據以期得到滿足各種數據的DDS IP，圖7是DDS IP核設置界面，圖8是仿真圖。在生成的DDS compiler(6．0)中相位增量定義了合成器的輸出頻率。標準的DDS具有以下參數:時鐘脈沖Fc=100 MHz，相位累加器的數據位寬N=18 bit。根據要求NCO要輸出兩路頻率介于87 MHz～108 MHz之間的正、余弦信號，設時鐘頻率為Fc= 100 MHz，主要參數頻率控制字與輸出信號頻率和參考時鐘頻率之間的關系為:

圖7　DDS IP核設置界面

頻率分辨率為:

由式(1)和式(2)得:頻率分辨率0．02 Hz，頻率控制字為199C9F0A，設置參數后點擊“OK”生成IP。

由NCO得到到正、余弦信號分別和1-bits數字信號相乘。混頻器IP核設置界面如下(如圖9所示) :混頻器實現DDS輸出的正余弦序列信號為16 bit數據，所以設置A通道位16 bit，B通道設置10 bit，結果輸出位27 bit。

圖8　NCO的仿真波形

圖9　混頻器IP核設置界面

3．1．3高效抽取模塊設計

CIC濾波器是對混頻器輸出的正交信號進行降采樣。單級的CIC濾波器的旁瓣電平比較大，阻帶衰減差，單級的阻帶衰減為13．46 dB，因此應采取N級級聯的方法，這樣總的阻帶衰減數為13．46N dB，但是N級的CIC在增大阻帶衰減時，也增大帶內容差，所以最多5級級聯［7－8］。

CIC濾波器的IP核設置界面如下(如圖10所示)，仿真圖如下(圖11所示) :選擇Decimator(抽取濾波器)，采用三階低通抽取濾波器，Rate factor(抽取因子)為采樣系數選擇16，最終得到I/Q兩路正交信號。

圖10　CIC IP核設置界面

圖11　CIC的仿真波形

3．2 IQ基帶信號頻率轉換為音頻信號的解調設計

圖12顯示了可將I/Q基帶信號頻率轉換為音頻信號的頻率解調器。用ROM中的查找表提取I/Q數據的瞬時相位角，整合I/Q數據并用作ROM地址，隨后ROM輸出相應復角(Complex Angle)的實部和虛部，接下來進行差異操作，按一下觸發器就會延遲相角數據;從原始數據中減去非實時數據，所得結果剛好為所需的音頻數據。為了改進輸出信噪比，通過低通濾波器用簡單平均法對音頻信號進行濾波。

頻率解調器的8 bit音頻數據流輸出可根據音量控制參數縮放，并發送到8 bit PWM模塊。PWM脈沖的占空比反映了音頻信號的強度。脈沖在FPGA 的I/O引腳處輸出，且通過電容驅動耳機。這里，耳機發揮低通濾波器的作用，去除音頻信號中殘余的脈沖的高頻成分。

圖12　IQ基帶信號頻率轉換為音頻信號

4　系統測試

利用頻譜儀首先測量天線接收的信號，直接饋入得到頻譜圖如下(圖13所示)，經觀察得可接收到87．5 MHz電臺，因為儀器選擇局限所接收到的帶寬較小，所以還不能較好的接收到108 MHz以上大的頻率。

圖13　天線直接饋入頻譜圖

隨后將1-bits差分電路接入到頻譜儀再進行測試得到波形圖和頻譜圖如圖14、圖15所示。

圖14　1-bits電路接收信號的波形圖

電壓的有效值可以達到123 mV，可以使得電壓在差分引腳的輸入端產生電壓偏差，得到1，0的信號序列。由天線直接饋入接收到的電臺87．5 MHz，在經過差分電路后依然可以接收到，并且可以正常收聽，噪聲較小，這是因為1 bit采樣生成的噪聲量化的結果，可以大幅度降低信噪比。

圖15　1-bit電路接收信號的頻譜圖

隨后又測試得到FPGA的各項參數，將其與現有的FM收音機作對比表1所示。

隨后又測試得到FPGA的各項參數，將其與現有的各品牌收音機比較(如表1)。

表1　各品牌收音機的對比數據

由表1比較可知由FPGA所做成的接收機在頻率范圍、靈敏度、信噪比這幾個方面與其他成品不相上下，但是在音質方面不如標準FM收音機，這個是需要改進的地方，希望進一步的研究可以在立體聲方面有所突破。

5　結束語

本文設計了基于FPGA的SDR FM接收機系統，通過FPGA的優點，實現了全數字化的控制功能。與傳統的接收機系統相比，該系統利用FPGA差分緩沖器代替了ADC，幾乎簡化掉了所有模擬電路，具有成本低、實現速度快等特點，彌補了原來系統成本高、實現復雜等不足;證明了FPGA的I/O引腳能有效成為接收機中的1 bit模數轉換器。該技術較為滿意的體現了寬帶模數轉換盡可能地靠近射頻天線這一基本思想，具有廣泛的應用前景和推廣價值。

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張俊濤(1966－)，男，陜西西安人，教授，碩士生導師，研究方向為軟件無線電、信號與信息處理、EDA技術及應用，zhangjt@ sust．edu．cn;

薛　瑩(1988－)，女，陜西西安，碩士研究生，研究方向為信號與信息處理、EDA技術及應用，1413206957@qq．com;

艾春艷(1988－)，女，陜西榆林，碩士研究生，研究方向為信號與信息處理、FPGA應用，aichunyankk@ 163．com。

Digital DC/DC Converter Based on DSP with High Light Load Efficiency*

SHI Yongsheng*，YU Bin，WANG Xifeng，XU Mengyun，ZHANG Qingfeng，WANG Wenjing
(College of Electric and Information Engineering，Shanxi University of Science and Technology，Xi’an 710021，China)

Abstract:In order to improve the light load efficiency of analog switching power supply，the design of digital power based on DSP is proposed．In light load condition，by using Burst control signals for primary switches(Q1～Q4) and in lighter load condition，by closing synchronous rectifier(SR1，SR2)．The light load efficiency is increased remarkably．The system arithmetic and software design is given in detail based on the principle of phase shifted full bridge and Burst mode．Finally，to verify the perfect performance of digital control，a digital power supply prototype of 600 Watt is made．Its results indicate，in 10 percent load condition，the efficiency reaches 85 percent，and in 5 percent load condition，the efficiency is higher than 70 percent．

Key words:digital power; light load; DSP; phase shift full bridge; high efficiency

doi:EEACC: 1290B10．3969/j．issn．1005－9490．2015．02．022

收稿日期:2014－07－31修改日期:2014－08－31

中圖分類號:TN851

文獻標識碼:A

文章編號:1005－9490(2015) 02－0332－06