基于延遲鎖定環技術的數字脈寬調制器的設計與實現

宋慧濱，梁　雷，王永平，李　菲，孫偉峰(東南大學國家專用集成電路工程技術研究中心，南京210096)

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基于延遲鎖定環技術的數字脈寬調制器的設計與實現

宋慧濱*，梁雷，王永平，李菲，孫偉峰
(東南大學國家專用集成電路工程技術研究中心，南京210096)

摘要:介紹了一種新型的基于數字延遲鎖定環DLL(Delay Lock Loop)技術的混合數字脈寬調制器DPWM(Digital Pulse Width Modulator)結構，該結構用可編程延遲單元PDU(Programmable Delay Unit)構成延遲線，通過DLL調節算法，動態地調整PDU的延遲時間，從而消除了延遲線的延遲時間受工藝、溫度、工作電壓的影響，提高了PWM的調節線性度，適用于數字控制開關式電源SMPS(Switched-Mode Power Supply)，可以大幅度的提升系統的性能。同時，此種結構的DPWM適合FPGA驗證和流片實現。采用CMOS 0．18 μm工藝對所提出的結構進行了設計與實現，DPWM占用面積0．045 7 mm2，芯片測試結果非常好，可以進行工程應用。

關鍵詞:開關電源;數字脈寬調制;數字延遲鎖定環;可編程延遲單元

隨著數字控制開關電源已成為各大公司和科研機構的研究熱點，出現了多種DPWM結構，各種結構都有自身相應的應用場合。DPWM模塊在數字控制電源中起到DAC的作用，輸入信號是補償電路輸出的占空比命令信號，輸出是脈寬調制信號。PWM的調節精度直接影響輸出電壓紋波，所以DPWM模塊的研究有很大的工程應用和理論指導價值［1－3］。

本文首先介紹了幾種傳統的DPWM實現結構和他們的應用場合［4］;第2部分給出了基于DLL技術的DPWM的設計及仿真結果，包括QuartusⅡ仿真、前仿真、版圖以及后仿真信息;第3部分是芯片測試波形，最后一部分為結論。

1　傳統的DPWM結構

1．1計數器方式

計數器形式是理想的DPWM的實現方式，可以實現百分百的PWM調節線性度，達到非常高的性能［5，6］，計數器的計數頻率［7］為:

其中fo是開關頻率，n是所要求的DPWM的分辨率，可以得出:計數器的計數頻率是按照2的冪次方形式增長的，當開關頻率達到MHz，fs可以達到百兆，如:

現今的DSP或者FPGA是很難達到如此高的頻率?？梢钥闯?，計數器形式的DPWM適用于開關頻率比較低的場合，可以達到很高的性能，其原理圖如圖1所示。

圖1　計數器形式DPWM原理圖

1．2延遲線方式

延遲線DPWM的功耗是所有DPWM實現方式中最小的，這是其最大的優點［6，8］。但是，延遲線有兩個缺點: (1)如果時間分辨率是ts，DPWM的分辨率是n bit，單個延遲單元的延遲時間為to(to≤ts)，那么需要的延遲單元的個數為:

可以看出，當DPWM分辨率要求很高時，延遲線方式所需要的延遲單元的個數按照2的冪次方方式增長。如:開關頻率是1 MHz，DPWM分辨率為9 bit，時間分辨率ts=1 μs/512=1．953 ns，假如延遲單元的延遲時間是0．4 ns，那么需要的延遲單元的個數是:

此數值會隨著工藝尺寸的減小、DPWM分辨率的提高遞增，會有很大的面積開銷。其次，PVT特性不理想，標準延遲單元的延遲時間會隨著PVT的改變而變化，導致了PWM調節的非線性，使得系統性能降低。

可以看出，由于延遲線DPWM面積大和調節非線性的缺點，在實際應用中很少單獨使用。延遲線形式DPWM的原理圖如圖2所示。

圖2　延遲線形式DPWM原理圖

1．3混合形式DPWM

計數器方式和延遲線方式兩種DPWM實現方法都有缺點，在DC-DC應用中很少單獨應用，混合型DPWM平衡了面積和功耗，應用非常廣泛［9］。

混合型DPWM結合了計數器結構和延遲線結構的優點，同時又避免了兩種調制方式的缺點，達到面積和功耗的平衡?；旌闲虳PWM利用計數器進行粗調節，延遲線進行細調節實現所需功能。但是，由于該結構中用到了延遲線，所以也會出現延遲單元的延遲時間受到PVT的影響，降低了PWM的調節線性度?；旌闲虳PWM原理圖如圖3所示。

圖3　混合形式DPWM原理圖

2　DLL DPWM設計與仿真

為了解決傳統混合型DPWM的PWM調節非線性的問題，本文提出了一種基于DLL技術的DPWM結構，如圖4所示，有效的解決了該問題。

圖4　DLL DPWM原理圖

圖5　DLL DPWM設計頂層原理圖

其工作原理和傳統的混合型DPWM結構類似，所不同的是將原來的延遲線用DLL控制器和振蕩環替換。本設計分為4個模塊:控制信號產生電路、振蕩電路、清零信號產生電路和PWM輸出邏輯電路，圖5所示為全數字DLL型DPWM電路系統頂層原理圖。

2．1控制信號產生電路

控制信號產生電路的原理圖如圖6所示，輸入32 MHz的系統時鐘經過一個5分頻器之后輸出6．4 MHz的時鐘，此6．4 MHz的時鐘作為一個6 bit計數器的計數時鐘，計數器的輸出值和占空比命令信號的高6位進行比較，用于產生PWM清零信號，同時進行位或操作產生100 kHz的時鐘信號，此時鐘信號的上升沿拉高PWM。

2．2振蕩電路

圖6　控制信號產生電路原理圖

振蕩電路的原理如圖7所示，輸入的時鐘信號clk_6_4M觸發振蕩電路進行振蕩，經過DLL的調節作用，最后輸出相位差恒定的7路脈沖信號，此7路脈沖信號和clk_6_4M信號將一個1個6．4 MHz的時鐘周期均分為8等分，作為后續多路選擇器的輸入信號，實現DPWM低三位的分辨率［10］。主要包括可編程的延時單元線(PDU_line)和DLL控制器兩大部分。

PDU工作原理由多個延遲單元構成一個延遲線電路，從延遲單元后引出多路延遲信號輸出，具體的延遲單元的個數由具體的工藝和所需要的延遲時間決定。根據本次選擇的工藝，選擇16個延遲單元。圖8為第n個PDU電路原理圖。

圖7　DLL振蕩電路原理圖

圖8　PDU電路原理圖

DLL控制器工作過程:以振蕩電路輸出的最后一路脈沖信號Q8的上升沿作為采樣信號，采樣clk_6_ 4M的基準時鐘信號，如果采樣到低電平，說明可編程延遲單元的總延遲時間不夠，需要加大總延遲，如果采樣到高電平，說明可編程延遲單元的總延遲時間過大，需要減小總延遲。在本設計中，有8個PDU，每個PDU中可調節的延時單元數為16個，因此，每個PDU的延遲時間控制端口需要4bits，那么控制模塊就需要輸出32 bit(8×4 bit)的控制字。

本設計采用移位寄存器的方法來實現DLL控制算法:控制寄存器(control_reg)初始化值是32’b1000 _0000_0000_0000_0000_0000_0000_0000，當需要增大延遲時，control_reg算術右移一位，這樣就增大了控制字‘1’的數目，也就相應的增大了PDU的總延遲;當需要減小延遲時，control_reg算術左移一位，這樣就減少了control_reg中的‘1’的數目，也就相應的減小了可編程延遲單元的總延遲。

Verilog HDL代碼運用綜合編譯DC(Design Compile)后，得到與制造工藝相關的門級電路網表，然后利用Hsim仿真軟件仿真，圖9所示為軟件仿真得到的仿真時序圖。由圖可以看出‘1’信號從sel1［2］往右移，延遲時間加大，直到‘1’信號移至sel6［3］，使得其在‘1’和‘0’之間跳變，表示Q［8］信號的相位和參考時鐘clk_6_4M保持一致，延時已經滿足要求達到了DLL的目的。

圖9　振蕩電路仿真時序圖

2．3清零信號產生電路和輸出邏輯電路

圖10所示為清零信號產生電路與PWM輸出邏輯電路原理圖，在每個比較周期的開始，即控制信號產生電路的計數器輸出duty_MSB［5: 0］為0時刻，通過對D觸發器的是終端產生一個上升沿信號，將PWM信號置高電平VDD，此高電平維持到PWM_clr信號有效，然后將PWM信號下拉至低電平; PWM_clr信號為清零信號產生電路的輸出，該部分的工作原理和混合型結構DPWM電路類似。

圖10　清零信號產生電路與PWM輸出邏輯電路原理圖

2．4系統版圖及后仿真結果

系統版圖如圖11所示。占用面積是0．045 7 mm2。

圖11　DLL DPWM版圖

占空比分別為0、32%、100%的仿真波形分別如圖12～圖14所示。

圖12　占空比為0的PWM波形

圖13　占空比為32%的仿真

圖14　占空比為100%的仿真

3　芯片測試結果

芯片的測試結果如表1所示。

表1　芯片測試結果

用MATLAB進行擬合，得出如圖15的波形，圖15中，‘*’為理想曲線，‘□’為實測曲線，可以看出，PWM的調節線性度是非常好的，接近1。

圖15　實測和理想擬合曲線

4　結論

本文介紹了一種新型的全數字DLL DPWM結構，并且予以了設計與實現，實測結果性能非常好，可以進行工程應用。對于不同的應用場合，如高頻高分辨率，需要其它結構的DPWM，所以對DPWM的研究具有很高的理論指導和工程應用價值。

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宋慧濱(1963－)，女，漢族，高級工程師，大學本科，工作單位東南大學國家專用集成電路工程技術研究中心，主要研究微電子學方向，shb@ seu．edu．cn。

Design of SDR FM Receiver Based on FPGA

ZHANG Juntao*，XUE Ying，AI Chunyan
(Shaanxi University of Science and Technology Institute of Electric and Information Engineering，Xi’an 710021，China)

Abstract:The high operating frequency of the traditional receiver and related equipment made by analog components leads to high requirements of the component parameters and circuit layout．Focused on this problem，a new method is presented by using a high-speed digital processor chip FPGA as an important part of the receiver，combined the simple peripheral hardware circuit into the complete receiver．FPGA differential I/O pins can be used as a comparator to complete the conversion function; the method of invocating IP core in Vivado integrated design environment can realize the digital down-conversion and signal demodulation function．The experimental results show that，the system has the characteristics of low cost，fast response，high reliability．

Key words:software radio; digital signal processing; FPGA; digital to analog conversion; IP core; receiver

doi:EEACC:625010．3969/j．issn．1005－9490．2015．02．021

收稿日期:2013－07－02修改日期: 2013－07－25

中圖分類號:TN761．9

文獻標識碼:A

文章編號:1005－9490(2015) 02－0327－05