一種基于PCIe物理層發(fā)送端時鐘分頻模塊的設(shè)計

摘 要：本文基于PCIe物理層，設(shè)計了一款發(fā)送端時鐘分頻模塊的邏輯電路，使邏輯設(shè)計變得高效簡潔，帶寬匹配，避免了復雜的開關(guān)控制信號設(shè)計。

關(guān)鍵詞：PCIe；碼組；預加重

中圖分類號：TP333 文獻標識碼：A 文章編號：1674-7712 （2014） 18-0000-01

PCIe（PCI-Express的縮寫）是最新的總線和接口標準，它的主要優(yōu)勢就是數(shù)據(jù)傳輸速率高，目前最高可達到10GB/s以上，而且還有相當大的發(fā)展?jié)摿?。PCIe是采用點對點的串行連接方式，它允許和每個設(shè)備建立獨立的數(shù)據(jù)傳輸通道。PCIe的目標就是要實現(xiàn)芯片之間的I/O連接、擴展板卡（比如顯卡、聲卡）的連接，甚至還能提供USB接口、IEEE1394接口的連接支持。要實現(xiàn)PCIe接口協(xié)議，其物理層中的PMA層是核心的關(guān)鍵技術(shù)，而SerDes技術(shù)又是PMA層中的關(guān)鍵技術(shù)之一，本文設(shè)計的發(fā)送端時鐘分頻模塊正是SerDes技術(shù)中的關(guān)鍵技術(shù)點之一。

一、SerDes技術(shù)簡介

PCIe物理層的核心技術(shù)是SerDes技術(shù)，它是一種主流的時分多路復用（TDM）、點對點（P2P）的串行通信技術(shù)。即在發(fā)送端將多路低速并行信號轉(zhuǎn)換成高速串行信號，經(jīng)過傳輸媒體（光纜或銅線），最后在接收端將高速串行信號重新轉(zhuǎn)換成低速并行信號。這種點對點的串行通信技術(shù)充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，從而大大降低通信成本。一個典型SerDes收發(fā)機由發(fā)送通道和接收通道組成：編碼器、串行器、發(fā)送器以及時鐘產(chǎn)生電路組成發(fā)送通道；解碼器、解串器、接收器以及時鐘恢復電路組成接收通道。

二、串行化

本文是基于單通道數(shù)據(jù)波特率為5.0Gbps，因此從PCS層來的10-b的并行碼組就要用500MHz的頻率將其打入并行寄存器中。數(shù)據(jù)串行化后，再以2.5GHz的頻率，上下沿工作的方式將串行數(shù)據(jù)發(fā)送到預加重模塊，乃至物理數(shù)據(jù)鏈路上。數(shù)據(jù)串行化傳統(tǒng)的方法有寄存器移位法，多路開關(guān)選取法和軟硬件協(xié)同法。每種方法都有其各自適應的場合，本文雖然也采用了多路開關(guān)選取法，但對多路開關(guān)的控制方法卻與傳統(tǒng)的控制方法不同，傳統(tǒng)的方法要對控制信號進行編碼，而且工作頻率也較低，本文對多路開關(guān)的控制采用對高頻串行發(fā)送時鐘2.5GHz進行5分頻，且分頻出的控制時鐘不交疊，可以工作在較高的頻率下。

三、發(fā)送端時鐘分頻模塊設(shè)計

本文的數(shù)據(jù)編碼采用8B/10B編碼技術(shù)，單通道波特率基于5.0Gbps方案考慮，因此發(fā)送到串行化模塊的10-b碼組的棧入時鐘頻率為500MHz。發(fā)送時鐘分頻模塊要完成將一個并行的、頻率為500MHz的10-b碼組串行化成2-b，并以波特率為5.0Gbps串行的方式發(fā)送出去，要達到并行與串行的數(shù)據(jù)帶寬匹配，發(fā)送端的時鐘頻率要達到2.5GHz，發(fā)送模塊在發(fā)送時鐘的上下沿工作，以達到5.0Gbps的單通道波特率要求。

圖1所示為發(fā)送端串行器邏輯框圖，鎖相環(huán)產(chǎn)生的高頻時鐘2.5GHz送給預加重模塊，同時將其輸入到發(fā)送端時鐘分頻模塊，形成5對500MHz的控制信號，控制串行化模塊將10-b碼組每個時鐘選出2-b送給預加重模塊，數(shù)據(jù)經(jīng)預加重發(fā)送模塊發(fā)送出去。

將2.5GHz的PLL時鐘經(jīng)發(fā)送端時鐘分頻模塊產(chǎn)生出5對10個子時鐘（hc1，hc2，…），每個子時鐘hci（i=1，2，3，4，5）是500MHz，但占空比是1：4，相位差是72度，每一路hci時鐘負責發(fā)送2位數(shù)據(jù)，10-b的一個碼組在500MHz的1個時鐘周期內(nèi)以串行方式發(fā)送給預加重發(fā)送模塊。時鐘分頻模邏輯圖如圖2所示：

其中l(wèi)d是鎖存器，fd是D型觸發(fā)器。兩極ld組成一個fd，共5級fd，對2.5Ghz的輸入時鐘完成了5分頻，3個“與非門”組成的控制網(wǎng)絡用來調(diào)整分頻子時鐘的占空比。分頻電路采用CMOS電路以全定制的方式設(shè)計而成，鎖存器是電平觸發(fā)，采用了10級鎖存器（5級觸發(fā)器）串聯(lián)成環(huán)的結(jié)構(gòu)，其中的D型觸發(fā)器是兩級鎖存器級聯(lián)而成，每隔兩個鎖存器抽出一路子時鐘，經(jīng)反相器形成一對互補子時鐘。又與抽出子時鐘點相交叉的方法抽出4個點的信號，分別作為3個“與非門”的輸入端（參見圖2）來調(diào)整子時鐘的占空比。其邏輯模擬波形如圖3所示：

圖3中的clk和nclk是鎖相環(huán)（PLL）產(chǎn)生的2.5GHz的時鐘，將其輸入到時鐘分頻模塊就產(chǎn)生了5對互補的500MHz的子時鐘，圖中標識為：hc1，nhc1；hc2，nhc2；hc3，nhc3；hc4，nhc4；hc5，nhc5。模擬是在Cadence公司的NC仿真模擬環(huán)境下進行的，模擬結(jié)果顯示，發(fā)送端時鐘分頻模塊的設(shè)計正確，達到了預期的目的。

四、結(jié)束語

本文設(shè)計了一款基于PCIe物理層發(fā)送端時鐘分頻模塊的邏輯電路，用于實現(xiàn)SerDes技術(shù)中發(fā)送端10-b轉(zhuǎn)換成2-b的開關(guān)選擇信號。分頻模塊用CMOS電路以全定制的方式設(shè)計而成，并在Cadence公司的NC仿真模擬環(huán)境下進行了模擬，結(jié)果完全正確。

參考文獻：

[1]Bernard Sklar.數(shù)字通信[M].北京：電子工業(yè)出版社，2010.

[作者簡介]黃翔（1982.01-），女，講師，數(shù)據(jù)庫系統(tǒng)工程師，軟件工程碩士，目前為湖南大眾傳媒職業(yè)技術(shù)學院軟件技術(shù)專業(yè)教師，研究方向：數(shù)據(jù)挖掘。