深亞微米制程中柵氧化層的缺陷改善方案

李占斌

(上海華虹宏力半導體制造有限公司,上海 201203)

深亞微米制程中柵氧化層的缺陷改善方案

李占斌

(上海華虹宏力半導體制造有限公司,上海 201203)

隨著近年來半導體技術(shù)的快速發(fā)展,半導體集成電路發(fā)生了翻天覆地的變化。其中半導體制程技術(shù)中的柵極氧化層形成技術(shù)在器件中的作用也越來越重要。柵極氧化物的厚度也隨著線寬的減小而越來越薄,在90納米的工藝中柵極氧化層的厚度不到20埃。因此隨之而來的問題是：由于在形成柵極氧化層的過程中,晶圓從室溫進入高溫制程爐管或從高溫制程爐管載出到室溫的過程中的溫度的巨大變化導致微小顆粒的生成,從而帶來柵極氧化層的致命缺陷,最終導致產(chǎn)品電性不穩(wěn)定,良率和可靠性降低的問題。我們稱這種高溫熱氧化層缺陷為有源區(qū)域柵極氧化層損傷的缺陷。本文解決的就是在實際的90納米以下制程中邏輯和閃存工藝中碰到的顆粒缺陷問題及其解決方案。

深亞微米制程 柵極氧化層 顆粒缺陷 解決方案

IC行業(yè)所用的爐管目前主要是直立式的(水平式的爐子多用在八寸以下的晶圓工廠)，按使用壓力不同分為常壓爐管和低壓爐管。常壓爐管主要用于熱氧化制程、熱退火、BPSG熱回流、熱烘烤、合金等諸方面。低壓爐管則主要用于LPCVD沉積工藝，包括多晶硅的形成、氮化硅的形成、HTO和TEOS等；HTO和TEOS都是用來生成二氧化硅的。常用的柵氧化層在常壓爐管制程工藝中形成，分為濕氧氧化法和干氧化法兩種工藝方法，對深亞微米制程中柵氧化層的形成，還有一種更先進的制程技術(shù)，稱為快速熱氧化制程。在晶圓產(chǎn)品進出爐管時用快速升降溫度的方法減少溫度劇烈變化對產(chǎn)品的影響，減少顆粒缺陷生成的機會，以達到提高產(chǎn)品穩(wěn)定性的要求。本文重點研究的是針對常壓爐管在深亞微米制程中柵氧化層形成過程中顆粒缺陷形成的機理及相應(yīng)的缺陷改善方案。

1 常壓爐管氧化工藝

硅表面上總是覆蓋著一層二氧化硅，即使是剛剛解理的硅，在室溫下，只要在空氣中暴露就會在表面上形成幾個原子層的氧化膜。當我們把硅晶片暴露在高溫且含氧的環(huán)境里一段時間之后，硅晶片的表面會生長(Grow)一層與硅附著性良好，且具有高度穩(wěn)定的化學性和電絕緣性的二氧化硅——SiO2。正因為二氧化硅具有這樣好的性質(zhì)，它在硅半導體元件中的應(yīng)用非常廣泛。根據(jù)不同的需要，二氧化硅被用于器件(Device)的保護層和鈍化層，以及電性能的隔離，絕緣材料和電容器的介質(zhì)膜等。二氧化硅除了可以用硅晶片加熱的方法來制備外，還可以用各種化學氣相沉積(Chemical Vapor Deposition)來獲得，如LPCVD(Low Pressure CVD)及PECVD(Plasma Enhance CVD)等。選擇哪一種方法來制備二氧化硅層，與器件的制程(Process)有相當大的關(guān)系。本文主要我們介紹熱氧化制程方法(Thermal Oxidation)中柵氧化層(Gate oxide)的形成。

1.1 氧化層的生長

當硅置于含氧氣的環(huán)境下，氧分子將通過一層邊界層(Boundary Layer)到達硅的表面，并與硅原子反應(yīng)生成SiO2[1]。如圖1所示。當原來純凈的硅表面長出SiO2之后，以形成的SiO2層阻止了氧化劑與Si表面的直接接觸。氧化劑以擴散方式通過SiO2層到達SiO2—Si界面與硅原子反應(yīng)，生成新的SiO2層，使SiO2膜不斷增厚。SiO2與Si的界面逐漸由Si表面向下推進，每長出d厚度的SiO2，便需耗掉0.44d厚度Si。[2]

圖1

1.2 柵極氧化層的形成

氫氧合成氧化：它是指在常壓下，將高純氫氣和氧氣通入氧化爐內(nèi)，使之在一定溫度下燃燒生成水，水在高溫下汽化，然后水汽與硅反應(yīng)生成SiO2，氫和氧的化學反應(yīng)方程式為2H2+O2--＞2H2O，為了安全起見，通入石英管的氫氣和氧氣之比必須小于2：1，即氧氣處于過量狀態(tài)，氫氧合成氧化實質(zhì)上是水汽和氧氣同時參與的氧化過程[3]。由于在氧化層生長過程中避免了濕氧氧化時水汽帶來的污染，利用氫氧合成氧化制備的氧化層除具有生長速率高、氧化層質(zhì)量好外，它還具有生長速率容易控制、均勻性和重復性好等特點。這種氧化方法已在現(xiàn)代集成電路工藝中得到廣泛應(yīng)用。以上介紹的熱氧化方法均為采用化學反應(yīng)的高溫熱氧化，除此之外，在半導體集成電路工藝中，還可以采用化學氣相沉積等方法制備氧化層，化學氣相沉積的最大優(yōu)勢是低溫，采用該方法可以在200~800度范圍內(nèi)生長出各種厚度的氧化層，這種方法制備的氧化層薄膜質(zhì)量略差，不適合作高質(zhì)量要求的柵極氧化層。

1.3 SiO2在集成電路制造中的應(yīng)用

在集成電路工藝中，氧化硅層的主要作用有：

(1)在MOS集成電路中，SiO2層作為MOS器件的絕緣柵介質(zhì)，這時SiO2層是器件的一個重要組成部分，器件對作為柵極介質(zhì)的SiO2層的質(zhì)量要求極高，器件的特性與SiO2層中的電荷以及它與表面硅層的界面特性等都非常敏感。SiO2作為柵介質(zhì)是SiO2最重要的應(yīng)用，但當器件進入到深亞微米或亞0.1um之后，柵介質(zhì)的厚度將小于2nm，這時柵介質(zhì)則需要新的高介質(zhì)常數(shù)的絕緣介質(zhì)代替[4]，根據(jù)目前的發(fā)展趨勢，氮氧化硅石一種比較好的柵介質(zhì)材料。(2)利用硼、磷、砷等雜質(zhì)在SiO2層中的擴散系數(shù)遠小于在硅中擴散系數(shù)的特性，SiO2可以用作選擇擴散時的掩蔽層，對于離子注入，SiO2(有時與光刻膠、Si3N4層一起使用)也可以作為注入離子的阻擋層。(3)作為集成電路的隔離介質(zhì)材料。(4)作為電容器的絕緣介質(zhì)材料。(5)作為多層金屬互聯(lián)層之間的介質(zhì)材料。(6)作為對器件和電路進行鈍化的鈍化層材料。

1.4 柵極氧化層的特性

氧化層的重要特性有很多，以下將針對其中幾項重點加以說明。

1.4.1 電性(圖2)

圖2 電荷在氧化層內(nèi)的分布[5]

影響熱氧化層(Thermal Oxide Layer)電性的電荷來源主要有：

(1)界面陷阱電荷Qit(Interface Trapped Charge)。這種電荷的產(chǎn)生是由于界面處氧化過程引起的未飽和鍵(Dangling Bond)和Si與SiO2不連續(xù)性引起的。適當?shù)耐嘶?Anneal)和選用＜100＞晶片可降低其濃度。

(2)固定氧化層電荷Qf(Fixed Oxide Charge)。在距離Si-SiO2截面約30A.的SiO2里，通常帶正電，是由于SiO2中存在過剩的Si原子引起的。高溫退火(Anneal)和加速氧化層的冷卻(Cooling)可以降低Qf。選用＜100＞晶片，Qf較小。

(3)移動性離子電荷Qm(Mobile Ion Charge)。來自氧化層內(nèi)的存在的堿金屬離子(Na+，K+等)。來源于石英材料，化學品以及操作人員污染。摻HCl氧化可有效地減小Qm，但由于HCL有極強地腐蝕性，現(xiàn)在多用反式—二氯乙烷(Trans-LC)等含氯的化合物。

(4)氧化層陷阱電荷Qot(Oxide Trapped Charge)。這類電荷沒有特定的分布位置，主要是因為晶片制造過程中其他工藝，如離子注入(Implant)，干法刻蝕(Dryer etch)，濺射(Sputter)等引起的電子和空穴被氧化層內(nèi)的雜質(zhì)或未飽和鍵所捕捉(Trapped)所造成的。帶正電或負電則不一定。利用退火工藝也可降低這類電荷。

1.4.2 應(yīng)力(Stress)

SiO2與Si的熱膨脹系數(shù)(Thermal Expansion Coefficient)不同，當晶片在高溫下(通常在800℃以上)進行熱氧化并恢復到室溫狀態(tài)后，由于Si的熱膨脹系數(shù)比SiO2的高，SiO2層將承受一股來自Si襯底的壓縮應(yīng)力(Compressive Stress)。如果工藝控制不當，這股壓縮應(yīng)力會使晶片表面發(fā)生彎曲(Warpage)，并使襯底表面產(chǎn)生缺陷(Defect)。所以氧化工藝中的溫度控制與調(diào)整必須十分注意，特別是晶片載入與載出爐管(Furnace)時的速度不能太快，以免晶片表面受熱不均勻而產(chǎn)生變形或彎曲。應(yīng)力是常壓爐管產(chǎn)生顆粒缺陷的主要原因之一。

1.4.3 氧化層針孔(Pin Hole)

氧化層的應(yīng)用越來越朝縮小的方向發(fā)展，特別是深亞微米(Deep Sub-micrometer)的工藝，柵氧化層(Gate Oxide)發(fā)展到只有40或更薄的厚度。由于氧化過程中的微塵(Particle)、雜質(zhì)或氧化缺陷，都讓氧化層留下一些針孔。這些氧化層的針孔是柵氧化層漏電流(Leakage)的根源。

減小這類的針孔密度，只有讓氧化爐管內(nèi)的微塵及雜質(zhì)降低，并且在氧化前將晶片加以清洗，保持晶片表面的潔凈。

1.4.4 氧化層密度

SiO2的密度可由折射率(Refractive Index)來反映。典型值是1.46。熱氧化溫度升高，長出的SiO2的折射率會隨著下降，但下降值很小。通常這種SiO2密度特性，可以通過HF +H2O溶液刻蝕的速率來檢驗。當生成SiO2的工藝不同，SiO2的密度會隨之改變，刻蝕速率也跟著改變。由此我們可以知道SiO2的化學組成是否有變化。這不但表示其電性以及機械性質(zhì)也受到影響之外，也會對接下來的氧化層刻蝕的刻蝕終點造成誤差。所以，熱氧化層的刻蝕速度應(yīng)定期的接受檢查。SiO2有極高的化學穩(wěn)定性，不溶于水，只能和HF作用。

2 常壓爐管常見的缺陷類型

(1)前制程清洗設(shè)備處理的缺陷，晶圓表面沒有處理干凈或晶圓片被前清洗設(shè)備有particle造成的，典型的顆粒圖形如(圖3)。

圖3

(2)晶圓經(jīng)前制程清洗設(shè)備處理后，在晶圓邊緣出現(xiàn)特殊顆粒的圖Water mark，主要有清洗設(shè)備的干燥槽沒有處理完全造成的，接觸點位置有水痕殘留，出現(xiàn)典型的顆粒圖形如(圖4)。

圖4

(3)晶圓片本身質(zhì)量問題帶來的缺陷，也可稱為原生缺陷，通常稱為COP(Crystal Originated Particles)。這種缺陷最初是由于觀測工具的落后，無法識別缺陷的凹凸，被命名為一種顆粒，.這種類型的缺陷對產(chǎn)品品質(zhì)的影響較小，不會對制品的良率產(chǎn)生大的影響。出現(xiàn)典型的顆粒圖形位于晶圓的中心位置如(圖5)。

圖5

(4)氧化爐管本身晶舟與晶圓接觸并在生產(chǎn)過程中出現(xiàn)的缺陷，顆粒圖形如(圖6)，這種類型的顆粒形成主要是由于晶圓在進出高溫爐管過程中，高低溫變化與晶圓與晶舟的接觸變形有關(guān)。此種缺陷是造成柵極氧化層不穩(wěn)定性，良率低的主要原因之一，也是本文重點研究的內(nèi)容。比較典型的顆粒圖形如(圖6)，常見的S E M(Scanning Electron Microscope)照片如(圖7)。

圖6

圖7

3 柵氧化層中顆粒缺陷的形成機理及改善方法

石英晶棒位置缺陷常出現(xiàn)在晶舟進出反應(yīng)腔體的高低溫交界處，由于出現(xiàn)較大的溫差變化導致晶圓變形。如（圖8）與（圖9）所示為晶舟800℃進入爐管時加熱器的功率變化曲線，可見加熱器的功率因晶圓在晶舟上由室溫進入高溫800℃的爐管時溫度的劇烈變化導致功率由正常的30%迅速增長到滿載的變化，這種變化導致晶圓的細微變形，造成了晶圓內(nèi)部缺陷的生成。如（圖10）為晶圓在晶舟上因溫度的巨大變化導致缺陷形成機理的示意圖。

圖8

圖9

圖10 顆粒缺陷應(yīng)用解決方案分析

(1)降低晶舟進出反應(yīng)腔體的溫度，經(jīng)過試驗證明，較低的晶舟載入速度降低了晶圓出現(xiàn)輕微變形的缺陷，同時減少了由于加熱膨脹導致的應(yīng)力變形風險。當然載入溫度不是越低越好，更低的載入溫度進入到反應(yīng)腔體后需要更長的時間加熱到柵氧化反應(yīng)需要的溫度更長，也會帶來負面影響，會影響制品的穩(wěn)定性，增加了制品在整個制程中的時間。實驗證明，600℃~700℃的制程載入溫度對改善顆粒缺陷有明顯作用，同時最終產(chǎn)品的良率與穩(wěn)定性達到更高的質(zhì)量要求。

(2)改變晶圓片與晶舟的接觸方式，減少晶圓片與晶舟之間可能產(chǎn)生的震動。例如由傳統(tǒng)的四軸晶棒改為三軸晶棒，或者改為面式接觸的半圈型接觸石英晶舟，通過減少制品的接觸震動來改善顆粒缺陷。

(3)上述兩種改善缺陷的方法可以應(yīng)用到一起，改善的效果會更加明顯，如（圖11）所示為降低到700℃載入溫度與改變石英晶棒數(shù)量后的顆粒改善圖標。

圖11

4 柵氧化層缺陷解決方法展望

爐管雖然存在升降溫速度比較慢的問題，但因為它屬于批處理工藝，一次可處理一百片或一百五十片。因此，在未來IC行業(yè)中仍將占有不可替代的作用。其發(fā)展方向為提高升降溫速度，提高熱均勻性，減少制程反應(yīng)時間，提高設(shè)備利用率等諸方面。目前在應(yīng)用的0.13深亞微米以下制程中用到了超薄柵氧化層快速熱處理工藝。從升降溫的方法較大地改善了制程處理的時間。

[1]B.E.Deal and A.S.Grove,Journal of Applied Physics, Vol.36,1965.

[2]Silicon processing for the VLSI era volume 1,process technology,STANLEY WOLF Ph.D.

[3]張興,黃如,劉曉彥.微電子學概論.北京大學出版社,2000.

[4]王陽元,關(guān)旭東,馬俊如.集成電路工藝.高等教育出版社,1991.

[5]Silicon processing for the VLSI era volume 3,the submicron MOSFET,STANLEY WOLF Ph.D.