全數字接收機DDS設計與實現

陳斌斌

摘 要：直接數字頻率合成技術（DDS）是當前使用最廣泛的頻率合成技術，它所產生的信號具有頻率分辨率高、切換速度快、切換時相位連續、輸出相位噪聲低和可以產生任意波形等諸多優點，被廣泛應用于通信、雷達、電子對抗和儀器儀表等諸多領域。該文首先介紹了此技術的基本結構和工作原理，其次通過verilong語言編寫設計了一個DDS系統。

關鍵詞：DDS FPGA 性能指標

中圖分類號：TP273 文獻標識碼：A 文章編號1674-098X（2014）06（b）-0212-03

頻率合成器是現代電子通信系統的重要組成部分，也是決定電子通信系統性能的關鍵部件之一，被喻為眾多電子系統的“心臟”。伴隨著現代通信技術的快速發展，通信系統對頻率合成器提出了越來越高的要求。一個性能優良的頻率合成器應具備輸出相位噪聲低、頻率捷變速度快、輸出頻率范圍寬和捷變頻率點數多等特點。

直接數字頻率合成（DDS）是繼直接頻率合成（DSS）和鎖相環頻率合成（PLL）之后出現的新的頻率合成方法，它的出現導致了頻率合成領域的第二次革命，由于它具有相對帶寬很寬、頻率捷變速度很快、頻率分辨率很高、可輸出寬帶的正交信號、可編程和全數字化便于集成等眾多優點，因此得到了快速的發展及廣泛的應用。

1 DDS頻率合成的原理與結構

DDS頻率合成的原理如下：相位累加器由加法器與寄存器串聯構成，在參考時鐘fclk的控制下，輸入端輸入頻率控制字，而寄存器能保留整個相位累加器的輸出值。因此，累加器在每個時鐘周期內都會將頻率字K與上一次累加的相位結果相加，以得到本次累加輸出。該累加值作為相位地址進入波形ROM存儲器。ROM則根據這個相位地址值輸出相應波形的量化幅值數據，然后經D/A轉換器將波形幅值數據轉換成所需要的模擬波形。最后，通過低通濾波器濾除不需要的頻率分量，得到輸出頻譜純凈的波形。

DDS的原理結構圖如圖1所示。

在上圖中，fclk為參考時鐘頻率，f0則是DDS的輸出頻率，T0=1/f0。K為頻率控制字，N為相位累加器的字長，A為ROM地址線位數，D為ROM數據線位數，即DAC的位數。

2 DDS的硬件設計與實現

2.1 FPGA的簡介

FPGA（Field-Programmable Gate Array），即現場可編程門陣列，它是基于PAL、GAL、CPLD等可編程器件的基礎上發展的技術，作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，較好地解決定制電路的不足和克服原有可編程器件門電路數有限的缺陷。

2.2 FPGA的開發流程

一般來說，一個完整的FPGA設計流程有：電路設計與輸入、功能仿真、綜合、布局布線、布線后仿真、板級仿真驗證等，如圖2所示。

開發流程說明如下：一是電路設計輸入。常用的電路設計輸入方法有硬件描述語言（HDL，Hardware Description Lan- guage）、狀態圖與原理圖輸入等。目前大型設計多數采用的是HDL設計輸入，其中影響最為廣泛的HDL語言是VHDL和Verilog HDL。二是功能仿真。電路設計完成后，利用專門的仿真工具對設計進行功能仿真，驗證電路功能是否符合設計要求。三是綜合優化。綜合優化是指將HDL語言等設計輸入翻譯成由與、或、非門、RAM、觸發器等基本邏輯單元組成的網表，并根據目標與約束條件優化所生成的邏輯連接，輸出網表文件，供FPGA的布局布線器進行實現。四是實現與布局布線。利用實現工具把邏輯映射到目標器件結構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行連線，并產生相應文件。五是后仿真驗證。布局布線之后生成的仿真時延文件中包括門延時，還包括實際的布線延時，將這些時延信息反標到設計網表中，然后進行后仿真。后仿真較準確，能正確反映芯片的實際工作情況。一般來說，布線后仿真必須進行，以檢查設計時序與FPGA的實際情況是否一致，確保設計的可靠性和穩定性。六是調試與加載配置。FPGA設計有兩種配置形式：一種是直接由計算機經過專用下載電纜進行配置，另一種是由外圍配置芯片進行上電時自動配置。

2.3 FPGA實現DDS的可能性

現場可編程門陣列（FPGA，Field Programmable Gate Array）是近年來得到快速發展的大規?？删幊虒Ｓ眉呻娐罚ˋSIC），具有集成度高，方便簡單，開發和上市周期短的特點，它是一種高集成度高密度的可編程邏輯器件，在數字設計和通信領域中得到迅速普及和廣泛應用。

雖然目前各大芯片制造廠商相繼推出采用先進CMOS工藝生產的DDS芯片（其中應用較為廣泛的是AD公司的AD985X系列），為電路設計者提供了多樣選擇，但是用FPGA實現DDS技術有著著DDS芯片不能取代的優勢，如用FPGA實現DDS技術比較靈活，它可以產生多種調制方式，利用多種組合方式，實現多個DDS芯片的功能等。

2.4 設計仿真與實現

在芯片設計過程中的每一個階段，進行模擬仿真是十分必要的，這樣可以盡早的發現問題，及時修改設計，從而保證設計過程的準確性。

在確定DDS設計方案和功能劃分后，用Verilog代碼對設計進行RTL級建模。編譯完成后，創建波形仿真文件，并在此環境下通過施加合理的激勵向量對它們進行功能驗證。接著用Quartus II對設計進行綜合優化，把設計翻譯成由基本邏輯單元組成的網表，并把網表適配到選定的Cyclone II系列中的EP2S60F1020C3開發板上。這個過程中可能會遇到一些問題，主要是因為使用了不能綜合的verilog語言對設計進行建模。這時就要對它們進行修改，使之可綜合。此外，綜合時軟件會根據內部的算法對部分邏輯進行合并或消去，這也許會與設計者的初衷不太一致，所以還要進行后仿真。最后用Quartus II內嵌的SignalTap II對設計進行了在線邏輯分析。SignalTap是一種FPGA在線片內信號分析工具，它的主要功能是通過JTAG口，在線、實時地讀出FPGA的內部信號。其基本原理是利用FPGA中未使用的RAM塊，根據用戶設定的觸發條件將信號實時地保存到這些RAM中，然后再通過JTAG口傳送到計算機，最后在計算機屏幕上顯示出時序波形。endprint

2.5 波形仿真與綜合

本次設計中，將DDS系統的各參數設置如下：相位累加器的位數N=26，對波形存儲器進行尋址的地址位位數A=16，波形存儲器輸出數據位D=10，參考時鐘 MHz。

本文中所設計DDS系統可合成頻率和相位可變的正弦波，即正弦波的頻率和初始相位是可隨工程需要而變化的。文中使用verilog語言對DDS的上述功能進行了程序編寫，然后在Quartus II中進行編譯，然后建立波形文件并得到仿真波形如下圖所示。

圖3（a）、圖3（b）和圖3（c）中，data代表頻率控制字，phase代表初始相位值。三幅圖分別表示初始相位phase為0、π/2、π，頻率控制字同為50000時的仿真波形，圖中的sine即表示各種參數下的輸出正弦波形。整個圖2是驗證DDS系統初始相位可調的功能。

圖4中，data代表頻率控制字，phase代表初始相位值。此圖是在data=100000，phase=0時仿真出的波形。將此圖與圖3（a）進行比較可看出，輸出波形的頻率變為原來的兩倍左右，這是由于頻率控制字由50000變成了100000所致。輸出頻率的公式為：f0=（Kfclk）/2N（其中，K為頻率合成控制字（也即為此處的phase），fclk為參考時鐘頻率，N為相位累加器的輸出位數）。由此公式可知，輸出頻率f0是和頻率控制字成正比的。因此，當頻率控制字變為原來的兩倍時，輸出頻率也應為原頻率的兩倍。故由圖4可驗證DDS系統頻率可變的功能。

在對代碼的驗證完成之后，再利用Quartus II對整個程序的頂層模塊進行綜合，其RTL視圖如圖5所示。

表1是對DDS系統的I/O端的信號說明。其中，random_n模塊產生隨機序列，并將此序列與相位累加值相加，用以消除相位截斷誤差的周期性，從而提高系統性能；rom_sine為波形存儲器。此模塊是對Quartus II的IP核功能的一個運用，具體來說是先利用MATLAB將一個周期的正弦波分成1024位，然后將產生的1024個幅度值以矩陣形式存儲起來，并生成mif文件。再通過Quartus II調用這個mif文件生成相應的.v文件，生成的.v文件的輸入即是地址，輸出即是幅度值。

2.6 系統的性能

由上述可知，本設計所選參數為：相位累加器的位數N=26，對波形存儲器進行尋址的地址位位數A=16，波形存儲器輸出數據位D=10，參考時鐘 MHz。則系統的頻率分辨率為Hz。

而對于頻率合成范圍，其下限為1.5 Hz.而由奈奎斯特定理可知，其上限為時鐘頻率100 MHz的1/2，而在實際工作中由于硬件特性等原因，所以實際的輸出頻率一般為時鐘頻率的1/4左右，即上限頻率約為25 MHz左右。所以此DDS系統的頻率合成范圍大致為1.5 Hz到25 MHz。

做出此系統的輸出信號頻譜圖，再通過一系列的公式運算可得最大無雜散動態范圍SFDR約為84.6140 dB，信噪比SNR約為61.8985 dB。由這些數據可看出，所設計的DDS系統是基本滿足要求。

3 結語

直接數字頻率合成技術（DDS）是近年來迅速發展的頻率合成技術，它具有極快的頻率轉換時間、很高的頻率分辨率和任意波形生成等其他傳統頻率合成技術無法比擬的特性，從而令其在電子領域具有十分廣闊的應用前景。同時，我們也應注意到DDS的全數字結構決定了其輸出頻譜雜散較大，因此對DDS頻譜和雜散的研究是今后的一個重要課題。

參考文獻

[1] 趙飛，郭偉.基于FPGA的兩種DDS實現[J].電子技術，2010，2（13）：204-206.

[2] 戎強.基于DDS/FPGA的多波形信號源的研究[D].哈爾濱工程大學，2008.

[3] 彭輝生.基于DDS的信號發生器的研究和實現[D].武漢理工大學，2007.

[4] 孫海燕.基于DDS技術的通信信號產生技術研究[D].電子科技大學，2006.

[5] 王軼，朱江.基于DDS+PLL技術的高頻時鐘發生器[J].現代電子技術，2004（14）.

[6] 金學哲..直接數字頻率合成器（DDS）及其FPGA實現[D].南開大學，2002.

[7] 韓軍功，王家禮.DDS頻譜分析及一種新型的改善方法[J].現代電子技術，2001（7）：45-48.

[8] 羅偉雄，韓力，原東昌.通信原理與電路[M].北京：北京理工大學出版社，2001.

[9] 劉泉，陳永泰.通信電子線路[M].2版.武漢：武漢理工大學出版社，2005.endprint

2.5 波形仿真與綜合

本次設計中，將DDS系統的各參數設置如下：相位累加器的位數N=26，對波形存儲器進行尋址的地址位位數A=16，波形存儲器輸出數據位D=10，參考時鐘 MHz。

本文中所設計DDS系統可合成頻率和相位可變的正弦波，即正弦波的頻率和初始相位是可隨工程需要而變化的。文中使用verilog語言對DDS的上述功能進行了程序編寫，然后在Quartus II中進行編譯，然后建立波形文件并得到仿真波形如下圖所示。

圖3（a）、圖3（b）和圖3（c）中，data代表頻率控制字，phase代表初始相位值。三幅圖分別表示初始相位phase為0、π/2、π，頻率控制字同為50000時的仿真波形，圖中的sine即表示各種參數下的輸出正弦波形。整個圖2是驗證DDS系統初始相位可調的功能。

圖4中，data代表頻率控制字，phase代表初始相位值。此圖是在data=100000，phase=0時仿真出的波形。將此圖與圖3（a）進行比較可看出，輸出波形的頻率變為原來的兩倍左右，這是由于頻率控制字由50000變成了100000所致。輸出頻率的公式為：f0=（Kfclk）/2N（其中，K為頻率合成控制字（也即為此處的phase），fclk為參考時鐘頻率，N為相位累加器的輸出位數）。由此公式可知，輸出頻率f0是和頻率控制字成正比的。因此，當頻率控制字變為原來的兩倍時，輸出頻率也應為原頻率的兩倍。故由圖4可驗證DDS系統頻率可變的功能。

在對代碼的驗證完成之后，再利用Quartus II對整個程序的頂層模塊進行綜合，其RTL視圖如圖5所示。

表1是對DDS系統的I/O端的信號說明。其中，random_n模塊產生隨機序列，并將此序列與相位累加值相加，用以消除相位截斷誤差的周期性，從而提高系統性能；rom_sine為波形存儲器。此模塊是對Quartus II的IP核功能的一個運用，具體來說是先利用MATLAB將一個周期的正弦波分成1024位，然后將產生的1024個幅度值以矩陣形式存儲起來，并生成mif文件。再通過Quartus II調用這個mif文件生成相應的.v文件，生成的.v文件的輸入即是地址，輸出即是幅度值。

2.6 系統的性能

由上述可知，本設計所選參數為：相位累加器的位數N=26，對波形存儲器進行尋址的地址位位數A=16，波形存儲器輸出數據位D=10，參考時鐘 MHz。則系統的頻率分辨率為Hz。

而對于頻率合成范圍，其下限為1.5 Hz.而由奈奎斯特定理可知，其上限為時鐘頻率100 MHz的1/2，而在實際工作中由于硬件特性等原因，所以實際的輸出頻率一般為時鐘頻率的1/4左右，即上限頻率約為25 MHz左右。所以此DDS系統的頻率合成范圍大致為1.5 Hz到25 MHz。

做出此系統的輸出信號頻譜圖，再通過一系列的公式運算可得最大無雜散動態范圍SFDR約為84.6140 dB，信噪比SNR約為61.8985 dB。由這些數據可看出，所設計的DDS系統是基本滿足要求。

3 結語

直接數字頻率合成技術（DDS）是近年來迅速發展的頻率合成技術，它具有極快的頻率轉換時間、很高的頻率分辨率和任意波形生成等其他傳統頻率合成技術無法比擬的特性，從而令其在電子領域具有十分廣闊的應用前景。同時，我們也應注意到DDS的全數字結構決定了其輸出頻譜雜散較大，因此對DDS頻譜和雜散的研究是今后的一個重要課題。

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[9] 劉泉，陳永泰.通信電子線路[M].2版.武漢：武漢理工大學出版社，2005.endprint

2.5 波形仿真與綜合

本次設計中，將DDS系統的各參數設置如下：相位累加器的位數N=26，對波形存儲器進行尋址的地址位位數A=16，波形存儲器輸出數據位D=10，參考時鐘 MHz。

本文中所設計DDS系統可合成頻率和相位可變的正弦波，即正弦波的頻率和初始相位是可隨工程需要而變化的。文中使用verilog語言對DDS的上述功能進行了程序編寫，然后在Quartus II中進行編譯，然后建立波形文件并得到仿真波形如下圖所示。

圖3（a）、圖3（b）和圖3（c）中，data代表頻率控制字，phase代表初始相位值。三幅圖分別表示初始相位phase為0、π/2、π，頻率控制字同為50000時的仿真波形，圖中的sine即表示各種參數下的輸出正弦波形。整個圖2是驗證DDS系統初始相位可調的功能。

圖4中，data代表頻率控制字，phase代表初始相位值。此圖是在data=100000，phase=0時仿真出的波形。將此圖與圖3（a）進行比較可看出，輸出波形的頻率變為原來的兩倍左右，這是由于頻率控制字由50000變成了100000所致。輸出頻率的公式為：f0=（Kfclk）/2N（其中，K為頻率合成控制字（也即為此處的phase），fclk為參考時鐘頻率，N為相位累加器的輸出位數）。由此公式可知，輸出頻率f0是和頻率控制字成正比的。因此，當頻率控制字變為原來的兩倍時，輸出頻率也應為原頻率的兩倍。故由圖4可驗證DDS系統頻率可變的功能。

在對代碼的驗證完成之后，再利用Quartus II對整個程序的頂層模塊進行綜合，其RTL視圖如圖5所示。

表1是對DDS系統的I/O端的信號說明。其中，random_n模塊產生隨機序列，并將此序列與相位累加值相加，用以消除相位截斷誤差的周期性，從而提高系統性能；rom_sine為波形存儲器。此模塊是對Quartus II的IP核功能的一個運用，具體來說是先利用MATLAB將一個周期的正弦波分成1024位，然后將產生的1024個幅度值以矩陣形式存儲起來，并生成mif文件。再通過Quartus II調用這個mif文件生成相應的.v文件，生成的.v文件的輸入即是地址，輸出即是幅度值。

2.6 系統的性能

由上述可知，本設計所選參數為：相位累加器的位數N=26，對波形存儲器進行尋址的地址位位數A=16，波形存儲器輸出數據位D=10，參考時鐘 MHz。則系統的頻率分辨率為Hz。

而對于頻率合成范圍，其下限為1.5 Hz.而由奈奎斯特定理可知，其上限為時鐘頻率100 MHz的1/2，而在實際工作中由于硬件特性等原因，所以實際的輸出頻率一般為時鐘頻率的1/4左右，即上限頻率約為25 MHz左右。所以此DDS系統的頻率合成范圍大致為1.5 Hz到25 MHz。

做出此系統的輸出信號頻譜圖，再通過一系列的公式運算可得最大無雜散動態范圍SFDR約為84.6140 dB，信噪比SNR約為61.8985 dB。由這些數據可看出，所設計的DDS系統是基本滿足要求。

3 結語

直接數字頻率合成技術（DDS）是近年來迅速發展的頻率合成技術，它具有極快的頻率轉換時間、很高的頻率分辨率和任意波形生成等其他傳統頻率合成技術無法比擬的特性，從而令其在電子領域具有十分廣闊的應用前景。同時，我們也應注意到DDS的全數字結構決定了其輸出頻譜雜散較大，因此對DDS頻譜和雜散的研究是今后的一個重要課題。

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