一種DC到40 GHz測試結構的設計

張迪+李寶霞+張童龍+虞國良+李晨+汪柳平+于中堯+萬里兮

摘 要： 高速信號在傳輸的過程中將遇到信號完整性的問題的困擾，尤其當信號速率超過10 Gb/s時，當傳輸結構發生變化的時候，在導體之間傳輸的場將發生變化，傳輸過程的阻抗將發生變化。通過對傳輸結構變化的地方進行修正，可以對阻抗變化進行一定的補償，減小結構變化處帶來的信號反射，減小信號傳輸損耗，最終整個測試板在40 GHz時仿真損耗僅為1.1 dB，并通過兩個測試結構對接進行了S參數和眼圖的測試評估。

關鍵詞： 阻抗匹配； 插損； 回損； TDR； 測試結構； 信號完整性

中圖分類號： TN964?34 文獻標識碼： A 文章編號： 1004?373X（2014）16?0127?04

Design of test structure for 40 GHz DC

ZHANG Di1， 2， LI Bao?xia1， 2， ZHANG Tong?long3， YU guo?liang3， LI Chen3， WANG Liu?ping1， 2， YU Zhong?yao1， 2， WAN Li?xi1

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China； 3. Nantong Fujitsu Microelectronics Co.， Ltd， Nantong 226006， China）

Abstract： High speed signal will meet the problems of signal integrity in the transmission process， especially for the signals with the speed more than 10 Gbps. When the transmission structure changes， the field between the conductors will change accordingly， and so will the transmission impedance. By amending the place where the transmission structure changes， the impendence can be compensated， the signal reflection from the place can be decreased， and then the signal loss will be minimized. The simulation transmission loss of the test board is only 1.1dB at 40 GHz. After two test boards connected together face?to?face， S parameters and eye?diagrams were measured for evaluation.

Keywords： impendence matching； insertion loss； return loss； TDR； test structure； signal integrity

0 引 言

信號完整性（Signal Integrity，SI）是電路系統中信號的質量及信號在傳輸后仍保持在允許的誤差范圍內的功能特征[1]，尤其隨著集成電路和系統朝著大數據，云計算，高性能等方向的發展，對于信號的傳輸速度有了越來越高的要求，芯片的速度也越來越高，尤其是光通信和光互聯的應用，更是讓信號速度的傳輸進一步提高，使得信號完整性面臨更嚴峻的考驗[2]，同時，高速度的芯片和光通信芯片給傳統的測試平臺帶來了考驗，尤其是有需要進行光對準的光通信芯片，帶探針的VNA和眼圖測試更是無法滿足要求，本文研究了一種通用的測試結構，測試頻率可以高達40 GHz，通過將芯片wirebond到測試結構上，可以使測試操作簡單，減小誤差，保證信號損耗控制在一定范圍內，保證信號的測量結果準確可靠。

1 傳輸線的阻抗理論和最小損耗理論

1.1 反射系數

信號沿著傳輸線傳輸的時候，其路徑上的每一步都有相應的瞬態阻抗。無論什么原因使瞬態阻抗發生了變化，部分信號都將沿著與原傳播方向相反的方向反射，而另一部分繼續傳播，但幅度有所改變[3]。

反射的信號量由瞬態阻抗的變化量決定，如圖1所示，如果第一區域的瞬態阻抗是Z1，第二個區域是Z2，則反射信號和入射信號的幅度比[4]是：

[VreflectedVincident=Z2-Z1Z2+Z1=Γ] （1）

式中：[Vreflected]表示反射電壓；[Vincident]表示入射電壓；[Z1]表示信號最初所在區域的瞬態阻抗；[Z2]表示進入區域2的瞬態阻抗；[Γ]表示反射系數，兩個區域阻抗差別越大，反射信號量就越大[5]。

圖1 傳輸過程中的阻抗變化

1.2 傳輸線小反射理論[6]

如圖2所示，當信號傳輸過程中遇到單節變換器的時候，局部反射和傳輸系數是：

[Γ1=Z2-Z1Z2+Z1] （2）

[Γ1=-Γ2] （3）

[Γ3=ZL-Z2ZL+Z2] （4）

[T21=1+Γ1=2Z2Z1+Z2] （5）

[T12=1+Γ2=2Z1Z1+Z2] （6）

圖2 單節阻抗變化過程中的反射和傳輸系數

把總的反射看成是無限多項的局部反射和傳輸系數的和（見圖3），如下式表示：

[Γ=Γ1+T12T21Γ3e-2jθ+T12T21Γ23Γ2e-4jθ+… =Γ1+T12T21Γ3e-2jθn=0∞Γn2Γn3e-2jθ] （7）

圖3 單節阻抗變化過程中的局部反射和傳輸

利用幾何級數[n=0∞xn=11-x]和式（2）～式（6），最后得出：

[Γ=Γ1+Γ3e-2jθ1+Γ1Γ3e-2jθ] （8）

若阻抗Z1，Z2之間以及Z2，ZL之間的不連續性很小，則有[Γ1Γ3]<<1，所以式（8）可以表示成：

[Γ=Γ1+Γ3e-2jθ] （9）

從式（8）可以看出總反射主要來自初始的Z1和Z2之間的不連續性的反射以及第一個Z2和ZL之間的不連續性的反射。e?2jθ是入射波在傳輸線上前后行進時產生的相位延遲引起的[7]。

2 板上走線和高頻接頭處的阻抗匹配設計

為使測試板在高頻的時候損耗近可能的小，測試板的走線的長度應該盡可能的小，為了使測量固定更方便，測試板選擇在一端接上K頭。芯片的焊盤間距為100 μm，芯片通過wirebond連接到測試板，為了減小wirebond的長度從而減小這部分wirebond帶來的損耗，測試板的板材為ROGERS4350B，經過計算，另一端設計成寬70 μm，間距為30 μm的阻抗為50 Ω的GSGSG結構，如圖4所示。整個結構的損耗由兩部分引起，一部分是高頻K頭與板子連接部分的損耗，另一部分是板子上走線的不規則性引起的阻抗失配。

圖4 測試板模型

2.1 高頻K頭連接器的優化

將K頭（如圖5所示）連接到測試板上，因為結構的變化引起阻抗的變化，使波從連接器傳到測試板的時候發生了反射，為了減小反射，需要對走線進行一定的阻抗匹配和補償，使得阻抗突變減小[8]。

圖5 高頻連接器

連接器的連接模型如圖6所示，連接器連接端測試板上的走線是共面波導形式，為了防止波向板子內部傳輸，引起諧振，在信號線兩邊的地上打上過孔，過孔之間的距離小于[14]波長[9]。

為了減小連接器和板子連接處的損耗，連接器的連接頭處（圖6中標注1所示）與板子的連接處仿真了寬度分別為1 000 μm，880 μm，600 μm和300 μm四種結構如圖7所示，仿真結果如圖8所示。

連接器的地的兩段（見圖5中的2和3標注的位置）有高的壁壘，引入了寄生電容，這種寄生電容使傳輸過程中的阻抗有所減小[10]，為了補償這種減小，對測試板上的傳輸線的寬度進行了一定的修正（見圖9），并進行仿真來看TDR的變化，如圖10所示。

圖6 連接器與板子連接模型

圖7 連接頭處的四種線寬

圖8 四種結構的TDR仿真結果

圖9 對測試板上的傳輸線寬度進行修正

從仿真結果可以看出，減小線的寬度減小了傳輸線的寄生電容，提高了特征阻抗，減小損耗。

圖10 三種結構的TDR仿真結果

2.2 線的寬度的阻抗設計

測試板的走線從一端的寬70 μm到另一端的寬800 μm，走線的寬度變化肯定會引起阻抗的變化，由1.2中分析可知阻抗的變化會引起信號的反射，增大了傳輸的損耗；最小反射理論可知，在阻抗微小變化的時候，結構的反射系數主要跟起始的反射系數和最終的反射系數有關，為了減小這種損耗，測試板在走線設計的過程中采用漸變線的方式來控制阻抗，使得整條線的阻抗大約為50 Ω，設計了三種結構，如圖11所示，其中S，M，L表示的漸變線的長度依次增加。

圖11 三種線型結構

三種結構的漸變線的長度不同，從而引進的損耗不同，對三種結構分別進行了仿真，結果如圖12所示。

圖12 S，M，L三種結構的仿真結果

從仿真結果可以看出，漸變線長度適中的結構損耗最小，漸變線短的結構阻抗波動比較大，損耗比較大，漸變線長的結構漸變過程比較長，版圖設計過程中引入的誤差比較大，損耗比較大。

綜合上述結果，選擇漸變線適中的走線結構，并在高頻連接器的接頭和走線部分進行了一定的修正，來減小整個測試板結構的損耗。將上面三種修正完成的結構組成一個結構，并將整個結構進行仿真，得到的結果如圖13所示。

圖13 測試板結構仿真結果

從仿真結果可看出，當到達40 GHz的時候，回波損耗控制在-15 dB之下，插入損耗控制在-1.2 dB之內，高速測量的時候給測量帶來的誤差比較小，可以保證測量結果的準確性。

3 測試結果

測試板制作之后，為了檢驗測試板的損耗，更加方便的測量測試板的損耗，驗證仿真結果是否可信，將兩個測試板線寬比較小的一端相對，并通過wirebond線進行連接（見圖14），兩端分別是差分線的高頻連接器，這種結構的總體損耗包括原來仿真結構的損耗的兩倍，而且添加了wirebond線的損耗，相比仿真的單個測試板，這種結構的損耗要大很多。分別用矢網和誤碼儀測量整個測試板的S參數和眼圖，得到插損和眼圖，如圖15，圖16所示。

圖14 測試板測試結構

圖15 測試結構的插損和回損

圖16 測試的眼圖

由以上測試結果，可以看到總的結構的插入損耗基本上控制在了6 dB以內，回撥損耗控制在10 dB左右，考慮到整體結構不但是兩個測試板的損耗，而且引入了wirebond線的損耗，所以這個結果可以和測試板的仿真結果相比擬，從眼圖反映的情況可以看出，測試板不會給芯片信號的測量引入很大的誤差，可以滿足芯片測量的基本要求。

4 結 語

筆者設計了一款用于DC到40 GHz的測試板，通過補償阻抗，修正高頻連接器的板上連接處，通過漸變走線減小了走線的線型變化的過程中的阻抗失配，減小損耗，使得整個測試結構的仿真損耗在40 GHz時僅為1.1 dB，并通過兩個測試結構對接進行了測試板的性能評估，保證了測試結構用于測試高速芯片和光通信芯片的時候的可靠性和準確性。

參考文獻

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[8] RIMOLO?DONADIO R. Fast parametric pre?layout analysis of signal integrity for backplane interconnects [C]// 2011 15th IEEE Workshop on Signal Propagation on Interconnects （SPI）. [S.l.]： IEEE， 2011： 50?55.

[9] ZHANG Yao?jiang. Systematic microwave network analysis for multilayer printed circuit boards with vias and decoupling capacitors [J]. IEEE Transactions on Electromagnetic Compatibility， 2010， 52（2）： 401?409.

[10] 肖然.高速連接器的仿真分析及優化[D].北京：北京郵電大學，2013.

3 測試結果

測試板制作之后，為了檢驗測試板的損耗，更加方便的測量測試板的損耗，驗證仿真結果是否可信，將兩個測試板線寬比較小的一端相對，并通過wirebond線進行連接（見圖14），兩端分別是差分線的高頻連接器，這種結構的總體損耗包括原來仿真結構的損耗的兩倍，而且添加了wirebond線的損耗，相比仿真的單個測試板，這種結構的損耗要大很多。分別用矢網和誤碼儀測量整個測試板的S參數和眼圖，得到插損和眼圖，如圖15，圖16所示。

圖14 測試板測試結構

圖15 測試結構的插損和回損

圖16 測試的眼圖

由以上測試結果，可以看到總的結構的插入損耗基本上控制在了6 dB以內，回撥損耗控制在10 dB左右，考慮到整體結構不但是兩個測試板的損耗，而且引入了wirebond線的損耗，所以這個結果可以和測試板的仿真結果相比擬，從眼圖反映的情況可以看出，測試板不會給芯片信號的測量引入很大的誤差，可以滿足芯片測量的基本要求。

4 結 語

筆者設計了一款用于DC到40 GHz的測試板，通過補償阻抗，修正高頻連接器的板上連接處，通過漸變走線減小了走線的線型變化的過程中的阻抗失配，減小損耗，使得整個測試結構的仿真損耗在40 GHz時僅為1.1 dB，并通過兩個測試結構對接進行了測試板的性能評估，保證了測試結構用于測試高速芯片和光通信芯片的時候的可靠性和準確性。

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[10] 肖然.高速連接器的仿真分析及優化[D].北京：北京郵電大學，2013.

3 測試結果

測試板制作之后，為了檢驗測試板的損耗，更加方便的測量測試板的損耗，驗證仿真結果是否可信，將兩個測試板線寬比較小的一端相對，并通過wirebond線進行連接（見圖14），兩端分別是差分線的高頻連接器，這種結構的總體損耗包括原來仿真結構的損耗的兩倍，而且添加了wirebond線的損耗，相比仿真的單個測試板，這種結構的損耗要大很多。分別用矢網和誤碼儀測量整個測試板的S參數和眼圖，得到插損和眼圖，如圖15，圖16所示。

圖14 測試板測試結構

圖15 測試結構的插損和回損

圖16 測試的眼圖

由以上測試結果，可以看到總的結構的插入損耗基本上控制在了6 dB以內，回撥損耗控制在10 dB左右，考慮到整體結構不但是兩個測試板的損耗，而且引入了wirebond線的損耗，所以這個結果可以和測試板的仿真結果相比擬，從眼圖反映的情況可以看出，測試板不會給芯片信號的測量引入很大的誤差，可以滿足芯片測量的基本要求。

4 結 語

筆者設計了一款用于DC到40 GHz的測試板，通過補償阻抗，修正高頻連接器的板上連接處，通過漸變走線減小了走線的線型變化的過程中的阻抗失配，減小損耗，使得整個測試結構的仿真損耗在40 GHz時僅為1.1 dB，并通過兩個測試結構對接進行了測試板的性能評估，保證了測試結構用于測試高速芯片和光通信芯片的時候的可靠性和準確性。

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