埋入堆疊芯片封裝結構的電學仿真和優化

謝慧琴+李君+曹立強+萬里兮

摘 要： 埋入堆疊芯片技術在實現封裝小型化的同時，增加了封裝電學設計的復雜性。以一個數字系統為例，詳細闡述了埋入堆疊芯片封裝結構的電學設計過程。利用電磁仿真軟件提取了該封裝結構的寄生參數，并通過S參數、延時、反射分析，確定長綁定線為影響鏈路信號質量的關鍵因素，其影響直接限制了埋入堆疊芯片技術的應用范圍。運用RLC傳輸線模型分析了長綁定線造成大的信號質量衰減的原因。最后，提出了一種大幅減短綁定線長度并提升鏈路電學性能的優化結構，拓展了此技術在高速領域的應用。眼圖的對比結構表明，新結構能降低鏈路的阻抗失配，減小信號延時，并大大改善高速信號的質量。

關鍵詞： 埋入堆疊芯片； S參數； 延時； 反射； 眼圖

中圖分類號： TN710?34 文獻標識碼： A 文章編號： 1004?373X（2014）16?0138?06

lectrical simulation and optimization of special package structure with embedded stacked?dies

XIE Hui?qin1， 2， LI Jun1， 2， CAO Li?qiang1， 2，WAN Li?xi1

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China）

Abstract： The embedded stacked?die technique miniaturizes the package outline of a multi?chip system， but increases the electrical design complexity of the package structure. The electrical simulation and optimization process of the package design of a digital system which utilized this technique is elaborated in this paper. The parasitic parameters of the package structure were extracted by electromagnetic simulation software. By S?parameter， time delay and reflection analysis， the bonding wires were determined to be the critical factors that affect the signal quality and significantly limit the application of embedded stacked?chip technique. The phenomena were then explained by RLC model. In the last， an optimized structure was proposed to reduce the length of bonding wires and enhance the electrical performance of the whole channel. The contrast result according to the eye diagram indicates that the new structure has reduced the link impedance mismatching and time delay， and improved the quality of high?speed signals.

Keywords： embedded stacked?die； S?parameter； time delay； reflection； eye diagram

0 引 言

隨著電子產品朝著高密度集成、多功能和小型化方向的不斷發展，堆疊芯片（Stacked Die）、封裝堆疊（Package on Package，PoP）、封裝內封裝（Package in Package，PiP）、埋入有源器件和硅基轉接板（Through Silicon Via，TSV）等三維封裝技術不斷發展[1?2]。其中，堆疊芯片技術[3]最早于1998年Sharp（夏普），Hitachi（日立），Mitsubishi（三菱）和Intel （英特爾）共同推出，應用于大規模量產的手機，它也是工業發展最成熟且成本最低廉的3D封裝技術。埋入有源器件分為芯片先置型和芯片后置型兩種[4]。芯片后置型埋入技術由美國喬治亞理工大學的封裝研究中心提出[5]。這種技術是在疊層基板制作完成之后在基板上開腔，然后將芯片埋入該腔體而形成封裝結構，芯片和腔體之間的縫隙用有機材料和工程粘結材料填充。相比較芯片先置型埋入技術，芯片后置型埋入具有成本低、可靠性高、散熱好、可返工性等諸多優點。為了以較低的成本顯著實現多芯片數字系統的小型化，其封裝設計綜合采用堆疊芯片和芯片后置型埋入技術。這種封裝結構的設計，小型化成效十分顯著，但封裝的電學設計難度大大提高。本文詳細闡述了該封裝結構的電學設計過程。

1 封裝結構

本文以一個數字智能系統的封裝設計為例，系統中包含4個有源芯片和22個0201尺寸的貼片電阻電容。圖1為該封裝結構的示意圖。四款芯片的功能包括外設驅動、微處理器、計量和閃存，標記分別為D1，D2，D3，D4。D1，D2，D3芯片大小逐漸增加，形成金字塔型堆疊并埋入腔體。所有芯片厚度為300 μm，全部采用互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor Transistor，CMOS）工藝。從圖左側可以看出，基板為六層板，編號為M1～M6，其中，M1，M3，M5為信號線，M2，M4，M6為電源地平面，基板各金屬層之間使用通孔連接。

封裝基板的最大特點是基板部分被銑刀切割形成兩層臺階、且臺階上有線路的腔體，用于堆疊芯片的埋入和互連。D1芯片通過綁定線與基板M1層連接。D4通過凸點與基板M1層互連。由于腔體臺階上有與M3層線路互連的金手指焊盤（Finger Pad），D2芯片可通過綁定線直接與基板M3層線路互連。又由于腔體底部有M5層線路，D3芯片通過凸點與基板互連。可以看出，引線鍵合和倒裝焊混合互連、埋入堆疊芯片和腔體基板是該封裝結構的主要特點。圖的右側數字代表各層介質的厚度，單位為μm。介質厚度的確定是根據板廠的備料情況和機械仿真的結果。封裝結構采用標準球柵陣列封裝（Ball Grid Array，BGA），焊球直徑為500 μm，間距為800 μm，封裝尺寸為16 mm×16 mm×2 mm。

圖1 封裝結構示意圖

2 電學仿真

本節中使用電磁仿真軟件對封裝的電學性能進行綜合仿真分析，研究鏈路中引起信號質量衰減的關鍵結構。

仿真中使用HFSS提取該封裝結構的綁定線寄生參數。HFSS是三維電磁場設計和分析的工業標準，能精確計算任意三維結構的電磁場。圖2為HFSS中手動建立的仿真模型，包括埋入堆疊芯片，腔體基板和綁定線等結構及局部細節圖，模型中各結構的尺寸與版圖中的設計完全一致。模型中綠色部分為基板，灰色部分為芯片，黃色部分為綁定線和金手指焊盤。其中兩根長綁定線連接D1芯片和基板M1層，分別為信號線和回流地線，芯片管腳和金手指焊盤處分別添加端口Port1和Port2。兩根短綁定線連接D2芯片和基板M3層，分別為信號線和回流地線，芯片管腳和金手指焊盤處分別添加端口Port3和Port4。

圖2 綁定線仿真的整體模型和模型局部細節圖

圖3為HFSS的綁定線S參數仿真結果，其中，圖（a）為插入損耗S12，圖（b）為回波損耗S11。黑色圓點標注的紫曲線表示是長綁定線的仿真結果，黑色小三角形標注的紅色曲線表示的是短綁定線的仿真結果。4條曲線均平滑不存在諧振點，說明信號綁定線和地綁定線對可視為橫截面均勻的兩導體傳輸線結構。

圖3 不同長度綁定線S參數的仿真結果

圖3（a）中，在相同頻率下，長綁定線的插入損耗大于短綁定線的插入損耗，信號傳輸特性隨著綁定線長度的增加變差。當頻率增加時，兩綁定線的插耗的差值越來越大，5 GHz時，兩者的差值約為1.3 dB，當頻率升高為10 GHz時，長綁定線的插損為-4.3 dB左右，短綁定線的插損僅為-1.5 dB左右，兩者的差值增加為2.8 dB。頻率增加時，長綁定線的插損大大增加，不利于信號的傳輸[6]。圖3（b）中，當頻率大于500 MHz時，兩綁定線的回波損耗S11均高于-30 dB，說明綁定線與端口阻抗（50 Ω）之間存在大的失配[7]，信號從芯片傳入綁定線會存在很大的反射。10 GHz時，長綁定線S11接近0，短綁定線的S11也只有-6 dB左右，信號大部分被反射。

不同于3D全波電磁場求解器仿真速度較慢，2.5D全波電磁場求解器能快速準確地分析包含大規模復雜的電源、地平面的PCB和封裝SI及PI設計。根據此封裝結構的設計，M2，M4，M6層均設計有大面積的電源、地平面作為M1，M3，M5層信號的參考平面。所以，仿真時用SIWAVE仿真基板鏈路的電學特性。

SIWAVE網格劃分為二維平面的網格劃分，即對于同一高度，SIWAVE默認為同一介質。對于腔體基板，同一高度，基板部分為介質，部分為空氣，所以SIWAVE忽略基板的腔體結構。同時，SIWAVE的疊層設計時自然累積高度，所以，SIWAVE并不支持埋入堆疊芯片的結構。對于沒有參考平面（一般以電源地平面參考）的信號線，SIWAVE是不能模擬的。腔體的存在， M2和M4層的電源地平面被挖空，電源地平面的完整性被破壞。但是，腔體內M1～M4層并沒有布線，仿真結果不受影響。

圖4為基板中典型信號S0從金手指焊盤到BGA球的傳輸特性與不同長度的綁定線傳輸曲線的傳輸特性的對比結果。

圖4 不同長度的綁定線和基板鏈路的插入損耗結果對比

圖4中，黑色圓點標注的藍色曲線為基板無源鏈路的金手指焊盤到BGA焊球的插入損耗S12，黑色小三角形標注的紅色曲線為長綁定線（受到本系統芯片尺寸和腔體基板的加工能力限制，綁定線和金手指焊盤的橫向距離為3 000 μm）的插入損耗S12，小正方形標注的粉色曲線為短綁定線（若不使用此系統，根據基板的加工能力和貼片的裕量，綁定線的最小二維橫向距離約為700 μm）的插入損耗。由于基板中無源鏈路中過孔、焊盤、BGA球等結構的多個不連續結構的影響[8]，插入損耗S12存在兩個較大的諧振點。但若不考慮曲線諧振點存在的窄頻率區間，大部分頻帶范圍內，基板無源鏈路的衰減小于綁定線的衰減。特別是當頻率低于4 GHz（系統工作的頻帶范圍內），基板鏈路的衰減小于綁定線的衰減。而且，短綁定線的損耗在整個頻帶范圍內小于基板無源鏈路的損耗，且綁定線的最小損耗只有-0.12 dB左右。所以，封裝中信號路徑優化的關鍵是減小綁定線的長度。

為了進一步驗證綁定線對信號線質量的影響，在ADS中進行信號延時和反射分析。圖5為ADS的仿真鏈路結構圖。

鏈路中包括從HFSS中提取的綁定線寄生參數文件和SIWAVE中提取的基板信號線的寄生參數文件。圖（a）的仿真激勵源為幅值為1 V，頻率為1 GHz的正弦信號。圖（b）的仿真激勵源為幅值為1 V，上升時間為100 ps的階梯信號。圖（a）和圖（b）中均設立V1，V2，V5三個觀測點，其中，V1表示的綁定線起點的波形，V2表示綁定線的終點的波形，V5表示的是基板無源鏈路終點的波形。

圖5 ADS的仿真鏈路結構圖

圖6 為時域仿真結果圖。其中圖（a）為延時分析的結果。V1，V2，V5的第一個正弦波波峰到達的時間分別為224 ps，271 ps和329 ps。所以，信號在綁定線的延時與信號在基板無源鏈路中的延時幾乎都為50 ps左右，綁定線的延時約為整個封裝結構延時的一半。圖（b）為反射分析的結果，其中紫色曲線為信號在綁定線起點位置波形，藍色曲線為信號在金手指焊盤處波形，紅色曲線為信號經過BGA焊球后的波形。

對比原來的激勵幅值1 V的階梯信號，剛到達綁定線的信號波形（紫色曲線）畸變嚴重，可見，信號在此處存在很大的反射，綁定線與端口阻抗（50 Ω）失配嚴重。這與之前的綁定線S11的分析結果一致。

紫色波形達到的信號幅值為634 mV，可知反射電壓約為134 mV，反射系數ρ為0.268。藍色曲線為信號經過長綁定線后的波形，信號峰值減小，信號的上沖幾乎消失，這是由綁定線信號的衰減引起的。 紅色曲線為信號經過整個封裝結構后的波形，波形大致為階梯信號，但上升時間幾乎增加了一倍，這與延時分析的結果吻合。

圖6 時域仿真結果

綜上分析，長綁定線是鏈路中引起信號質量衰減的一個非常重要的因素。長綁定線為大的感性突變，是引起整個封裝鏈路衰減和延時的關鍵結構。另外，如果需要對封裝中信號路徑進一步優化，可以對基板中的不連續結構進行優化，消除基板無源鏈路插入損耗曲線的諧振點。

3 RLC傳輸線模型理論分析

封裝結構中，綁定線懸空遠離地平面，所以，信號綁定線和地綁定線可以看作是兩根導線組成的傳輸線結構。傳輸線結構可級聯多個RLC集總電路單元等效。

[lcmax=λrcεrfmax]

式中：[lcmax]為單個集總單元的最大電氣長度；綁定線的最大仿真頻率[fmax]為10 GHz；c為光速3×108 m/s；[εr]為綁定線周圍介質的介電常數；[λr]為單個集總電路結構的長度與最大頻率對應波長的比值，一般取值0.1。綁定線周圍為模塑膠，模塑膠的相對介電常數受工藝條件、材料參數等的影響，會有一定的波動，可以設置為4。計算可知，10 GHz下綁定線的最大電氣長度為1 mm左右。所以，本案例中的短綁定線（1 mm）可以用單個集總RLC模型等效，而長綁定線（3 mm）不能直接用此模型等效。

圖7為綁定線的一階（短綁定線）和三階 （長綁定線） RLC模型。其中，Lbond為綁定線寄生電感，可使用經驗值1 nH/mm；Rbond為綁定線的寄生電阻，可取值為10 mΩ/mm；Cpad為綁定線對地的寄生電容，使用經驗值100 fF。

圖7 不同長度綁定線的RLC模型

圖8為ADS中利用一階、三階RLC模型仿真不同長度的綁定線的S參數結果對比。

當綁定線長度較短時，綁定線可看作一階RLC集總參數模型，綁定線的損耗很小。但當綁定線長度增加到大于電氣長度后，三階模型的S參數急劇下降，電路形成激烈的RLC震蕩電路，能量大部分在電路中不能傳輸。

4 優化設計

根據仿真結果的分析，長綁定線是引起此封裝結構中鏈路信號質量變差的一個極為重要的因素，這將限制埋入堆疊芯片技術的應用范圍。

由于優化設計是為了拓展埋入堆疊芯片封裝技術的應用范圍，所以優化設計不用局限于此系統，芯片的大小和類型不受本案例的限制。若仍采用之前的正金字塔形芯片堆疊方式，由于最上層芯片綁定線過長，且很難進行補償，所以，優化設計采用了類倒金字塔型結構。

圖8 RLC模型不同長度綁定線的S參數仿真結果

圖9為優化設計的封裝結構示意圖。由于芯片Dummy1的面積大于芯片Dummy2的面積，所以，芯片Dummy2的綁定線無法扇出。所以，在芯片Dummy1和芯片Dummy2之間增加一個隔片（Spacer），隔片的厚度大于芯片Dmmy2 的綁定線弧高（一般弧高大于40 μm）。芯片Dummy1的鍵合采用懸臂式鍵合的方式。由于本案例中的基板已經通過工藝驗證可行，同時，為了方便優化設計的過程，優化設計也使用該尺寸的基板，只改變芯片的大小。實際系統中可根據芯片的尺寸重新設計基板的尺寸。

根據之前基板的加工經驗，芯片與基板腔體的邊緣距離設置為350 μm，金手指焊盤距離基板邊沿350 μm，綁定的橫向距離為700 μm。為減小封裝的高度，并符合腔體的高度，本優化設計中所有芯片厚度和隔片（Spacer）的厚度設置為100 μm。

眼圖分析常用來直觀的評價高速鏈路的傳輸特性[9]，圖10為鏈路優化前后的2 Gb/s眼圖分析對比。圖（a）為鏈路優化前的眼圖，眼圖整體比較干凈，且線條較細，散點較少，是因為鏈路中并沒有較大的噪聲。但眼圖的上升沿有明顯的振鈴，這是信號路徑阻抗不匹配引起的。這與之前的分析結果長綁定線為大的阻抗不連續點一致。圖（b）為鏈路優化后的眼圖，眼圖質量明顯變好。眼圖整體更為干凈，線條更細，散點更少，說明新結構中信號的隔離度進一步提高，這與不同芯片綁定線物理距離增加有關。

圖9 優化后的封裝結構的示意圖

由于新結構的綁定線長度減小，眼圖上升沿的振鈴消失。另外，眼圖的上升、下降沿變陡，眼寬增加，說明信號延時減小。

圖10 眼圖分析

5 結 語

本文以一個數字系統的封裝設計為例，研究了埋入堆疊芯片封裝結構的電學特性。研究發現，此封裝結構中，長綁定線為大的感性突變，信號能量大部分被反射。在很寬的頻帶范圍內插損大于整個基板無源鏈路插損，長綁定線延時約占整個鏈路延時的一半。所以，長綁定線是引起信號質量畸變，限制埋入堆疊芯片技術應用的關鍵因素。

最后，本文提出了一種大幅減短綁定線長度并提升鏈路電學性能的優化結構。對比原來的結構，新結構的眼圖上升沿的振鈴消失，眼圖的上升、下降沿變陡，眼寬增加，信號延時減小，高速信號的傳輸性能變好。新的封裝結構拓展了埋入堆疊芯片技術在高速領域的應用。

參考文獻

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圖10 眼圖分析

5 結 語

本文以一個數字系統的封裝設計為例，研究了埋入堆疊芯片封裝結構的電學特性。研究發現，此封裝結構中，長綁定線為大的感性突變，信號能量大部分被反射。在很寬的頻帶范圍內插損大于整個基板無源鏈路插損，長綁定線延時約占整個鏈路延時的一半。所以，長綁定線是引起信號質量畸變，限制埋入堆疊芯片技術應用的關鍵因素。

最后，本文提出了一種大幅減短綁定線長度并提升鏈路電學性能的優化結構。對比原來的結構，新結構的眼圖上升沿的振鈴消失，眼圖的上升、下降沿變陡，眼寬增加，信號延時減小，高速信號的傳輸性能變好。新的封裝結構拓展了埋入堆疊芯片技術在高速領域的應用。

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圖10 眼圖分析

5 結 語

本文以一個數字系統的封裝設計為例，研究了埋入堆疊芯片封裝結構的電學特性。研究發現，此封裝結構中，長綁定線為大的感性突變，信號能量大部分被反射。在很寬的頻帶范圍內插損大于整個基板無源鏈路插損，長綁定線延時約占整個鏈路延時的一半。所以，長綁定線是引起信號質量畸變，限制埋入堆疊芯片技術應用的關鍵因素。

最后，本文提出了一種大幅減短綁定線長度并提升鏈路電學性能的優化結構。對比原來的結構，新結構的眼圖上升沿的振鈴消失，眼圖的上升、下降沿變陡，眼寬增加，信號延時減小，高速信號的傳輸性能變好。新的封裝結構拓展了埋入堆疊芯片技術在高速領域的應用。

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