面向高速數(shù)碼印花機(jī)的實(shí)時(shí)圖像數(shù)據(jù)轉(zhuǎn)置方法

張立，周凡，胡銀豐

1.浙江大學(xué)數(shù)字技術(shù)及儀器研究所，杭州 310027

2.海軍駐杭州地區(qū)軍事代表室，杭州 310012

◎理論研究、研發(fā)設(shè)計(jì)◎

面向高速數(shù)碼印花機(jī)的實(shí)時(shí)圖像數(shù)據(jù)轉(zhuǎn)置方法

張立1，周凡1，胡銀豐2

1.浙江大學(xué)數(shù)字技術(shù)及儀器研究所，杭州 310027

2.海軍駐杭州地區(qū)軍事代表室，杭州 310012

針對(duì)PC無(wú)法實(shí)時(shí)按位轉(zhuǎn)置大量圖像數(shù)據(jù)而限制了數(shù)碼印花機(jī)輸出帶寬和噴印速度的問(wèn)題，設(shè)計(jì)了基于PowerPC處理器和Virtex-5系列FPGA的高速數(shù)據(jù)處理系統(tǒng)，運(yùn)用FPGA實(shí)現(xiàn)了高效轉(zhuǎn)置運(yùn)算。為FPGA例化三個(gè)獨(dú)立的DDR2控制器，通過(guò)控制器間的協(xié)同工作提高系統(tǒng)輸出帶寬；設(shè)計(jì)按位轉(zhuǎn)置單元，將圖像數(shù)據(jù)分塊轉(zhuǎn)置，利用DDR2控制器的突發(fā)傳輸高效地讀寫數(shù)據(jù)。性能測(cè)試結(jié)果表明FPGA的輸出帶寬高達(dá)327 Mb/s，數(shù)碼印花機(jī)的噴印速度達(dá)249 m2/h，相比PC處理系統(tǒng)，在同等條件下性能提升明顯。

數(shù)碼印花；圖像數(shù)據(jù)轉(zhuǎn)置；實(shí)時(shí)；噴印速度；現(xiàn)場(chǎng)可編程門陣列（FPGA）

1 引言

數(shù)碼印花技術(shù)是隨著計(jì)算機(jī)技術(shù)不斷發(fā)展而逐漸形成的一種集機(jī)械、計(jì)算機(jī)電子信息技術(shù)為一體的高新技術(shù)產(chǎn)品，是將花樣圖案通過(guò)數(shù)字形式輸入到計(jì)算機(jī)，通過(guò)計(jì)算機(jī)印花分色描稿系統(tǒng)編輯處理[1]，再由印染專用RIP軟件控制噴墨印花系統(tǒng)，將專用色料直接噴印到織物上，形成所需圖案[2]。與傳統(tǒng)印花相比，數(shù)碼印花具有免制版、低耗能、低污染[3]、高精度、短周期、個(gè)性化等顯著優(yōu)勢(shì)[4]。

2000年之前數(shù)碼印花技術(shù)得到初步發(fā)展，印花分辨率為360～720 dot/inch，但噴印速度低于10 m2/h[5]。2003年ITMA（International Textile Machinery Association，國(guó)際紡織機(jī)械展覽會(huì)）上，處于國(guó)際技術(shù)領(lǐng)先地位的意大利Reggiani公司推出了DreAM型數(shù)碼印花機(jī)。DreAM在600 dot/inch×600 dot/inch分辨率、6色噴印時(shí)，速度達(dá)150 m2/h[6]。美國(guó)DuPont公司推出的Artistri 2020，在360 dot/inch×360 dot/inch分辨率、8色噴印時(shí)，速度達(dá)45 m2/h；荷蘭Stork公司的Sapphire在同等條件下的噴印速度為32 m2/h[7]。2008年國(guó)內(nèi)技術(shù)領(lǐng)先的宏華數(shù)碼公司推出了DBP-1600型數(shù)碼印花機(jī)。此機(jī)型在360 dot/inch× 360 dot/inch分辨率、8色噴印時(shí)，速度僅27.6 m2/h。2010年之前國(guó)內(nèi)數(shù)碼印花機(jī)的噴印速度普遍在20～50 m2/h[8]。

2009年及以前的數(shù)碼印花機(jī)大多采用PC來(lái)處理圖像數(shù)據(jù)。在此類數(shù)碼印花機(jī)中，PC執(zhí)行的任務(wù)主要分為兩個(gè)部分。第一部分是圖像處理類，包括圖像分色、色域空間轉(zhuǎn)換、rip軟件柵格化、按位轉(zhuǎn)置以及傳輸?shù)萚9]。原始的彩色圖像經(jīng)分色、色域轉(zhuǎn)換、柵格化后得到各基色的點(diǎn)陣圖像。點(diǎn)陣圖像中的像素均為1 bit數(shù)據(jù)，1表示噴印該基色，0表示不噴印。按位轉(zhuǎn)置處理是指在點(diǎn)陣圖像送往噴頭前，對(duì)其進(jìn)行矩陣轉(zhuǎn)置。由于矩陣中的元素均為1 bit數(shù)據(jù)，故稱作按位轉(zhuǎn)置。PC所執(zhí)行任務(wù)的第二部分是系統(tǒng)控制類，包括噴印缺陷檢測(cè)結(jié)果處理[10]，與運(yùn)動(dòng)控制子系統(tǒng)和噴頭控制子系統(tǒng)通訊以實(shí)現(xiàn)精確噴印等[11]。除了點(diǎn)陣圖像按位轉(zhuǎn)置，PC處理的其他事務(wù)也消耗了大量的資源，嚴(yán)重影響了轉(zhuǎn)置運(yùn)算的速度。另外，通用處理器一次運(yùn)算的位寬為32 bit或64 bit，在對(duì)大量1 bit數(shù)據(jù)進(jìn)行轉(zhuǎn)置運(yùn)算時(shí)，其效率十分低下。這兩個(gè)因素致使PC只能工作在預(yù)先轉(zhuǎn)置、暫時(shí)存儲(chǔ)、按需讀出的不連續(xù)模式，無(wú)法實(shí)時(shí)地轉(zhuǎn)置和傳輸圖像數(shù)據(jù)。因而以往采用此類PC處理系統(tǒng)的數(shù)碼印花機(jī)的輸出帶寬和噴印速度也受到限制，其最高噴印速度不超過(guò)150 m2/h[12]。

為解決上述問(wèn)題，本文提出一種基于嵌入式處理器和高性能FPGA的方案。該系統(tǒng)使用高性能FPGA代替PC完成點(diǎn)陣圖像的按位轉(zhuǎn)置運(yùn)算，充分發(fā)揮現(xiàn)場(chǎng)可編程門陣列使用靈活、并行處理能力強(qiáng)的特點(diǎn)，實(shí)現(xiàn)了圖像數(shù)據(jù)的實(shí)時(shí)轉(zhuǎn)置和輸出。本系統(tǒng)的輸出帶寬可達(dá)327 Mb/s，等同于3臺(tái)配置了主頻1.8 GHz酷睿處理器的PC機(jī)的處理性能。以本系統(tǒng)為核心的高速數(shù)碼印花機(jī)在600 dot/inch×600 dot/inch分辨率、8色噴印時(shí)，速度可達(dá)249 m2/h。相比以往采用PC處理系統(tǒng)的數(shù)碼印花機(jī)，在同等條件下其性能提升明顯。

2 系統(tǒng)總體架構(gòu)設(shè)計(jì)

導(dǎo)帶式數(shù)碼印花機(jī)噴頭噴印的過(guò)程如圖1所示，假設(shè)待噴印的基色圖像為8×8的點(diǎn)陣（每一個(gè)像素點(diǎn)是1 bit數(shù)據(jù)）。噴頭的噴嘴一般按列向分布，圖1中的噴頭有4個(gè)噴嘴。噴頭按圖中所示方向自左向右運(yùn)動(dòng)一次后，噴印出一個(gè)4×8的點(diǎn)陣。噴頭噴印的數(shù)據(jù)依次為{(P1，1)(P2，1)(P3，1)(P4，1)}、{(P1，2)(P2，2)(P3，2)(P4，2)}、…。若將原始圖像按噴頭寬度劃分為若干圖像行（此例中為兩個(gè)4×8的點(diǎn)陣），可見數(shù)據(jù)處理系統(tǒng)送給噴頭的數(shù)據(jù)不是按圖像行的水平方向依次輸出，而是按圖像行的垂直方向依次輸出。因此，數(shù)據(jù)處理系統(tǒng)需要分圖像行對(duì)原始圖像進(jìn)行轉(zhuǎn)置。

圖1 噴頭噴印示意圖

如圖2所示，本系統(tǒng)采用嵌入式PowerPC處理器和Virtex-5系列FPGA完成圖像數(shù)據(jù)轉(zhuǎn)置。Virtex-5系列FPGA的1x RapidIO 1.0接口的傳輸帶寬高達(dá)3.125 Gb/s[13]，可以滿足圖像數(shù)據(jù)傳輸需求。上位機(jī)PC將待噴印的原始圖像劃分為若干圖像行，壓縮后通過(guò)千兆以太網(wǎng)發(fā)送給PowerPC。PowerPC接收?qǐng)D像行，解壓后通過(guò)1x RapidIO 1.0高速串行接口發(fā)送給FPGA。FPGA對(duì)圖像行進(jìn)行轉(zhuǎn)置，完成后發(fā)送到輸出端口。

圖2 系統(tǒng)結(jié)構(gòu)框圖

每個(gè)圖像行最大為200 MB，PowerPC外接512 MB DDR2 SDRAM，用以緩存2行圖像。PC下發(fā)給Power-PC以及PowerPC轉(zhuǎn)發(fā)給FPGA的圖像行是按水平方向傳輸?shù)模鳩PGA需要按垂直方向輸出圖像行。可見FPGA必須接收一個(gè)完整的圖像行后，才能對(duì)該圖像行進(jìn)行轉(zhuǎn)置和輸出。因此，若要實(shí)現(xiàn)FPGA連續(xù)輸出已轉(zhuǎn)置的圖像行，F(xiàn)PGA必須同時(shí)處理至少兩個(gè)圖像行。即接收一個(gè)圖像行的同時(shí)，轉(zhuǎn)置輸出另一個(gè)圖像行。在保證輸出連續(xù)的前提下，為獲得更高的輸出帶寬，本設(shè)計(jì)使FPGA同時(shí)處理三個(gè)圖像行。為FPGA例化三個(gè)獨(dú)立的DDR2控制器，每個(gè)控制器外接256 MB DDR2 SDRAM，每個(gè)DDR2控制器對(duì)應(yīng)一個(gè)圖像行，發(fā)揮了FPGA接口豐富、使用靈活的優(yōu)勢(shì)。

FPGA的總體架構(gòu)如圖3所示，RapidIO控制器接收?qǐng)D像行，經(jīng)過(guò)輸入分配器依次送入三個(gè)緩存DDR2，每個(gè)DDR2只存儲(chǔ)一個(gè)完整的圖像行。為提高DDR2控制器的讀寫效率，將圖像行先劃分為特定大小的圖像塊，再依次傳輸圖像塊到各DDR2對(duì)應(yīng)的轉(zhuǎn)置器進(jìn)行轉(zhuǎn)置。最后，輸出分配器依次輸出三個(gè)DDR2里轉(zhuǎn)置完畢的圖像行到輸出端口。輸入分配器寫入DDR2和輸出分配器讀取DDR2的次序均為DDR2_1、DDR2_2、DDR2_3、再循環(huán)。

圖3 FPGA總體架構(gòu)圖

各DDR2控制器的工作過(guò)程均分為三個(gè)階段：第一階段為連續(xù)寫入一行圖像，第二階段為分塊轉(zhuǎn)置圖像行，第三階段為讀出已轉(zhuǎn)置圖像行。設(shè)三個(gè)階段對(duì)應(yīng)的數(shù)據(jù)處理帶寬分別為νwrite、νrotate和νread。三個(gè)DDR2控制器協(xié)同工作的過(guò)程如圖4所示，且系統(tǒng)的帶寬瓶頸在分塊轉(zhuǎn)置階段（即νrotate<νwrite且νrotate<νread）。由圖4可見，要使系統(tǒng)達(dá)到穩(wěn)定的輸出帶寬νread，必須滿足以下兩個(gè)條件：

圖4 三個(gè)DDR2控制器協(xié)同工作流程圖

3 圖像行轉(zhuǎn)置方法

FPGA以圖像行為單位轉(zhuǎn)置待噴印的圖像數(shù)據(jù)。為高效率地讀寫DDR2，將圖像行劃分為64 bit×64 bit的塊，使一次突發(fā)傳輸?shù)奈粚挘―DR2控制器的數(shù)據(jù)位寬為16 bit，突發(fā)長(zhǎng)度為4）等于圖像塊的長(zhǎng)和寬，均為64 bit。再依次從DDR2讀取圖像塊，送入FPGA內(nèi)部進(jìn)行轉(zhuǎn)置，轉(zhuǎn)置完成后存回原來(lái)的DDR2地址空間。因此，原始圖像行的長(zhǎng)和寬必須是64 bit的整數(shù)倍，若不是，則填0補(bǔ)足。圖像行塊劃分和分塊轉(zhuǎn)置的示意圖如圖5所示，按水平坐標(biāo)軸自左向右，圖像行在DDR2中連續(xù)存儲(chǔ)，存完一行像素再存下一行像素。

圖5 圖像行塊劃分和分塊轉(zhuǎn)置示意圖

待全部圖像塊轉(zhuǎn)置完畢，即可從DDR2讀出轉(zhuǎn)置后的圖像行。設(shè)B表示一個(gè)已轉(zhuǎn)置圖像行里第i行、第j列的一個(gè)圖像塊，lk表示B的第k行，則DDR2的讀取順序可用偽代碼表示為：

每輸出一個(gè)lk都是一次突發(fā)傳輸。按此跳躍地址、突發(fā)傳輸?shù)淖x取方式，輸出的數(shù)據(jù)即為轉(zhuǎn)置的圖像行。

總之，DDR2中一行圖像的轉(zhuǎn)置處理分為連續(xù)寫入、分塊讀取、分塊寫入、跳躍讀出四個(gè)階段。首先連續(xù)寫入一個(gè)完整的圖像行，再分塊讀取到FPGA內(nèi)部的緩存作轉(zhuǎn)置處理，然后將轉(zhuǎn)置完畢的圖像塊回寫到DDR2中的原地址空間，最后跳躍讀出轉(zhuǎn)置圖像行。DDR2的工作狀態(tài)如圖6所示，本系統(tǒng)還支持旁路功能，若不需要轉(zhuǎn)置，則直接連續(xù)讀出圖像行。

圖6 DDR2控制器工作狀態(tài)

4 圖像塊轉(zhuǎn)置方法

FPGA以64 bit×64 bit的圖像塊為單位轉(zhuǎn)置圖像行，轉(zhuǎn)置流程如圖7所示。第一步從DDR2依次讀取圖像塊的每一行寫入緩存FIFO（位寬64 bit）；第二步讀取FIFO，依次寫入寄存器R1、R2、…、R64（位寬均為64 bit）；第三步同時(shí)左移一位R1～R64，將移出的最高位組合成一個(gè)64 bit的數(shù)據(jù)寫入Block RAM；經(jīng)過(guò)64次移位和組合，圖像塊數(shù)據(jù)全部寫入Block RAM；下一步讀取Block RAM寫入緩存FIFO（位寬64 bit）；最后讀取FIFO寫入DDR2原地址空間，圖像塊的轉(zhuǎn)置操作完成。相對(duì)于通用處理器，此按位轉(zhuǎn)置方法發(fā)揮了FPGA并行處理和邏輯運(yùn)算能力強(qiáng)的優(yōu)勢(shì)。

圖7 圖像塊轉(zhuǎn)置流程

本系統(tǒng)三個(gè)DDR2控制器各自擁有獨(dú)立的轉(zhuǎn)置單元，故一共需要192個(gè)64 bit的寄存器。這種設(shè)計(jì)既消耗了大量的FPGA資源，又降低了效率，因?yàn)槊看伍_始移位前需要等待64個(gè)時(shí)鐘周期來(lái)從FIFO讀取圖像塊到寄存器組。為節(jié)省資源，本設(shè)計(jì)里將圖像塊劃分為4個(gè)16 bit×64 bit的子矩陣。對(duì)每個(gè)子矩陣依次進(jìn)行移位和組合操作，因而只需16個(gè)64 bit的寄存器。為提高效率，又額外定義了16個(gè)64 bit的寄存器。使一組16×64 bit的寄存器在寫入數(shù)據(jù)時(shí)，另一組在移位、組合。兩組寄存器交替處于寫入或移位組合的狀態(tài)，保證待轉(zhuǎn)置圖像塊數(shù)據(jù)寫入、移位、組合操作的連續(xù)進(jìn)行。

待圖像塊全部移位寫入Block RAM，即可從Block RAM讀出轉(zhuǎn)置的圖像塊。若寫入Block RAM的地址依次為0～255（64×64/16=256），則讀取Block RAM的地址順序如表1所示。回寫DDR2時(shí)，需要將讀取的16 bit數(shù)據(jù)拼接為64 bit數(shù)據(jù)。

表1 Block RAM跳躍讀出地址順序

為進(jìn)一步提高效率，利用FPGA豐富的Block RAM資源，定義Block RAM的容量為2×256×16 bit。將Block RAM劃分為兩部分，分別為低256地址位和高256地址位。使一個(gè)Block RAM在寫入時(shí)，另一個(gè)在讀取。兩部分Block RAM交替處于寫入或讀取的狀態(tài)，保證已轉(zhuǎn)置圖像塊數(shù)據(jù)寫入、讀取的連續(xù)進(jìn)行。

5 性能測(cè)試

圖像數(shù)據(jù)寫入帶寬νwrite和轉(zhuǎn)置帶寬νrotate是衡量數(shù)據(jù)處理系統(tǒng)性能的關(guān)鍵指標(biāo)。測(cè)試時(shí)，先在PC上生成隨機(jī)圖像數(shù)據(jù)，再經(jīng)游程編碼算法壓縮后[14]，通過(guò)千兆以太網(wǎng)發(fā)送給PowerPC，最后將PowerPC解壓的圖像數(shù)據(jù)通過(guò)RapidIO接口發(fā)送給FPGA。數(shù)據(jù)處理系統(tǒng)的具體參數(shù)如表2所示。

記錄PowerPC的RapidIO接口發(fā)送完大小為St的圖像數(shù)據(jù)所用的時(shí)間Tw，可計(jì)算出νwrite=St/Tw；使用Xilinx公司的EDA軟件ISE 12.4的ChipScope工具，觀測(cè)轉(zhuǎn)置一個(gè)64 bit×64 bit圖像塊所用的時(shí)間Tr，可計(jì)算出νrotate=64×64/Tr。測(cè)試結(jié)果如表3所示。

表2 數(shù)據(jù)處理系統(tǒng)參數(shù)

表3 寫入帶寬νwrite和轉(zhuǎn)置帶寬νrotate測(cè)試

其中Sl表示一個(gè)圖像行的大小，νread_p表示勻速區(qū)間的輸出帶寬，treversal表示勻變速區(qū)間的時(shí)長(zhǎng)。測(cè)試時(shí)，數(shù)碼印花機(jī)的相關(guān)參數(shù)如表4所示[15]。

表4 數(shù)碼印花機(jī)參數(shù)

按表4中參數(shù)測(cè)試出數(shù)碼印花機(jī)的噴印速度νprint高達(dá)249 m2/h。由于輸出帶寬一定時(shí)，νprint和噴印的分辨率以及基色數(shù)成反比，因此在同等條件下，采用本數(shù)據(jù)處理系統(tǒng)的數(shù)碼印花機(jī)相對(duì)參考文獻(xiàn)[6]中分辨率為600 dot/inch×600 dot/inch、6色噴印、最高印速為150 m2/h的DreAM型數(shù)碼印花機(jī)，其性能提升了1.2倍；相對(duì)參考文獻(xiàn)[12]中分辨率為360 dot/inch×360 dot/inch、8色噴印、印速不超過(guò)150 m2/h的各數(shù)碼印花機(jī)，其性能提升了至少3.6倍。實(shí)際印花效果如圖8所示。

圖8 系統(tǒng)數(shù)碼印花機(jī)的印花樣圖

6 結(jié)束語(yǔ)

本文提出了嵌入式PowerPC處理器結(jié)合Virtex-5系列高性能FPGA的方案，用以解決數(shù)碼印花機(jī)中大量點(diǎn)陣圖像數(shù)據(jù)的實(shí)時(shí)按位轉(zhuǎn)置問(wèn)題。為FPGA外擴(kuò)出三個(gè)獨(dú)立的DDR2控制器，通過(guò)控制器間的協(xié)同工作實(shí)現(xiàn)了系統(tǒng)輸出帶寬的最大化。設(shè)計(jì)出高效的按位轉(zhuǎn)置單元，減小了轉(zhuǎn)置帶寬瓶頸的影響。劃分出特定大小的圖像塊，實(shí)現(xiàn)了DDR2的高效讀寫。相比以往PC不連續(xù)地轉(zhuǎn)置和輸出圖像數(shù)據(jù)，本系統(tǒng)實(shí)現(xiàn)了圖像數(shù)據(jù)的實(shí)時(shí)轉(zhuǎn)置和輸出，極大地提高了數(shù)碼印花機(jī)的輸出帶寬和噴印速度。實(shí)驗(yàn)結(jié)果顯示在相同條件下，采用本系統(tǒng)的數(shù)碼印花機(jī)的性能較PC處理系統(tǒng)顯著提升。隨著更高性能嵌入式眾核處理器和FPGA的出現(xiàn)，本系統(tǒng)可以實(shí)現(xiàn)升級(jí)。通過(guò)進(jìn)一步提高數(shù)據(jù)輸出帶寬，更大幅度地提高數(shù)碼印花機(jī)的噴印速度。

[1]陳浩杰，王金樂(lè).淺析數(shù)碼印花技術(shù)[J].絲網(wǎng)印刷，2007（11）：37-38.

[2]鮑璐.數(shù)碼印花與傳統(tǒng)印花[J].絲網(wǎng)印刷，2011（3）：22-23.

[3]崔威.數(shù)碼印花發(fā)展之路——數(shù)碼印花行業(yè)的產(chǎn)業(yè)化[J].絲網(wǎng)印刷，2011（1）：30-31.

[4]李明珠，張慶，余逸男.數(shù)碼印花的現(xiàn)狀及發(fā)展趨勢(shì)[J].染料與染色，2011，48（6）：33-34.

[5]凌蓉，陳松，蒲宗耀.紡織品數(shù)碼噴墨印花技術(shù)及發(fā)展趨勢(shì)[J].紡織科技進(jìn)展，2012（3）：2-3.

[6]方泓釗，侯有軍，梁天祥.數(shù)碼噴墨印花技術(shù)的研究現(xiàn)狀及發(fā)展趨勢(shì)[J].印染助劑，2011，28（9）：6-7.

[7]Moser L S.ITMA2003 review：textile printing[J].Journal of Textile and Apparel，Technology and Management，2003，3（3）：12-14.

[8]中國(guó)印染行業(yè)協(xié)會(huì).中國(guó)數(shù)碼噴墨印花產(chǎn)業(yè)現(xiàn)狀與發(fā)展前景[J].紡織服裝周刊，2012（5）：30-31.

[9]Tyler D J.Textile digital printing technologies[J].Textile Progress，2005，37（4）：22-24.

[10]Mei Shunqi，Xu Qiao，Zhang Zhiming，et al.The control system and data transferring format of digital printing device[C]//ICIMA 2010.Wuhan，China：IEEEComputer Society，2010：549-552.

[11]Dehghani A，Jahanshah F，Borman D，et al.Design and engineering challenges for digital ink-jet printing on textiles[J].International Journal of Clothing Science and Technology，2004，16（1）：262-273.

[12]張運(yùn)生.紡織品噴墨印花工藝分析[J].印染，2009，35（3）：22-23.

[13]黃亮，劉福巖.基于RapidIO和存儲(chǔ)映射的高速互聯(lián)網(wǎng)絡(luò)[J].計(jì)算機(jī)工程，2008，34（14）：116-117.

[14]彭喜元，俞洋.基于變游程編碼的測(cè)試數(shù)據(jù)壓縮算法[J].電子學(xué)報(bào)，2007，35（2）：197-201.

[15]Kyocera Corp.Inkjet printheads[EB/OL].[2012-09-12].http：// global.kyocera.com/prdct/tfc/pdf/07_08.pdf.

ZHANG Li1,ZHOU Fan1,HU Yinfeng2

1.Institute of Advanced Digital Technology and Instrument,Zhejiang University,Hangzhou 310027,China
2.The Navy Deputation in Residence of Hangzhou,Hangzhou 310012,China

In general,the output bandwidth and printing speed of digital inkjet printer are limited as PC isn’t capable of transposing large quantities of image data bit-by-bit in real-time.A new high-speed data processing system based on PowerPC processor and Virtex-5 series FPGA is proposed,and a high-efficiency transposition method is achieved by using FPGA. Three independent DDR2 controllers are instantiated inside FPGA and system output bandwidth is improved by the collaborative work among these controllers;bit-by-bit transposition unit is designed,image data is divided into small blocks and these blocks are efficiently read or written through burst transmission of DDR2 controllers.Performance testing results demonstrate that output bandwidth of FPGA is up to 327 Mb/s and printing speed of digital inkjet printer reaches 249 m2/h,which is much faster than PC processing system under the same conditions.

digital printing;image data transposition;real-time;printing speed;Field-Programmable Gate Array（FPGA）

A

TP334.8+8

10.3778/j.issn.1002-8331.1211-0202

ZHANG Li,ZHOU Fan,HU Yinfeng.Real-time image data transposition method for high-speed digital inkjet printer.Computer Engineering and Applications,2014,50（6）：35-39.

國(guó)家科技支撐計(jì)劃項(xiàng)目（No.2009BAF39B03）。

張立（1988—），男，碩士研究生，主要研究領(lǐng)域?yàn)榍度胧絻x器系統(tǒng)設(shè)計(jì)；周凡（1978—），男，博士，副教授，主要研究領(lǐng)域?yàn)殡娮有畔⒓夹g(shù)；胡銀豐（1965—），男，高工，主要研究領(lǐng)域?yàn)榍度胧较到y(tǒng)。E-mail：lizhang528@gmail.com

2012-11-19

2013-01-30

1002-8331（2014）06-0035-05

CNKI網(wǎng)絡(luò)優(yōu)先出版：2013-03-19，http://www.cnki.net/kcms/detail/11.2127.TP.20130319.1424.003.html