基于子項空間技術的低復雜度FIR濾波器實現

徐紅，葉豐，黃朝耿

（1.浙江工業大學信息工程學院，浙江杭州310023；2.杭州國芯科技股份有限公司，浙江杭州310012；3.浙江財經大學信息學院，浙江杭州310018）

當前在信息與通信領域，無論是為了解決能源問題還是滿足產品本身的需要，如何設計低功耗通信電子產品已成為當前國際上的研究熱點之一。數字濾波器是各類電子系統中重要的組成部分，從實現的網絡結構上可分為有限沖激響應（FIR）濾波器和無限沖激響應（IIR）濾波器。對同樣的設計要求，FIR濾波器通常比IIR濾波器需要更高的階數，但FIR濾波器較IIR濾波器更為優化和簡單，且能保證絕對穩定和線性相位，因此在語音圖像處理、數字電視系統等領域都得到了極廣泛的應用[1-2]。數字濾波器實質上是一系列包括加法、乘法和數據傳輸在內的運算，最終要用物理器件來實現。當把這些設計好的數字濾波器用現場可編程門陣列(FPGA)器件來實現時[3]，通常用綜合后的邏輯單元LE（Logic Element）數來衡量硬件消耗。子項空間技術利用濾波器系數之間的子項共享，可以有效減少濾波器實現時加法器的個數[4-8]，從而降低實現復雜度，節省硬件資源。

1 子項空間及子項共享

圖1(a)為FIR濾波器的轉置型結構。在這種結構中，輸入信號與濾波器的各個常系數h(k)(k=0，1，…，N-1)相乘并送入延時單元，這種操作通常被稱為多常數乘法MCM（Multiple Constants Multiplication）問題[9]，可以用移位寄存器和加法器網絡來實現。因此，加法器可以進一步分為延遲單元的結構加法器SA(Structural Adders)和常數乘法單元的加法器MBA(Multiplier Block Adders)，如圖1(b)所示。當濾波器階數固定后，延時單元和SA的數量相對固定（除非有些系數為0，SA會有所減少），因此FIR濾波器的實現復雜度主要決定于MBA的個數。

圖1 FIR濾波器結構及多常系數乘法

一個離散子項空間中的元素可以通過下式構建[4]：其中SS是一組子項基，簡稱基組。式(1)中y(i)2q(i)是某個子項基的移位，稱為一個子項，K定義為子項的個數。通常，子項基用多于1個非零數字的三進制字符串來表子項基。因此，一個典型的基組可為這里規定，如果一個數字字符串在一個基組里，那么它的負值也在基組里。這樣規定是合理的，因為負值加入到基組里并不會帶來額外加法器的使用。基組的元素也可以用十進制數來表達，例如SS1可以寫為{0，±1，±3，±5}，有時也簡寫為{3，5}。

在構建一個子項基時需要的加法器個數稱為這個子項基的階數。基組的階數定義為產生基組中所有子項基所需要的加法器個數。顯然SS1的階數為2，因為：(1)需要消耗額外的加法器。

不論是單個系數內部，還是多個系數之間，用來實現公共子項的加法器都可以共享，從而達到減少加法器個數的目的。下面舉例說明：(1)假設某個系數用二進制序列表示為1010101，如果直接實現，則需要3個加法器，如圖2(a)所示；如果將公共子項101提取出來先實現，則只需要2個加法器，如圖2(b)所示。(2)假設某兩個系數用二進制序列表示分別為100101和10101，若兩個系數獨立實現，則每個系數都需要2個加法器，即總共需要4個加法器，如圖3(a)所示;而將公共子項101提取出來先實現，則每個系數只需要增加1個額外的加法器，即總共需要3個加法器，如圖3(b)所示。因此，合理利用子項共享，可有效降低數字濾波器的硬件消耗[4]。

2 FPGA內部結構及綜合特點

圖2 單個系數乘法的實現

圖3 兩個系數乘法的實現

硬件描述語言HDL(Hardware Description Language)支持行為級(Behavioral Level)、寄存器傳輸級RTL(Register Transfer Level)和門級(Gate Level)3個不同級別的設計，目前普遍使用寄存器傳輸級源代碼進行設計。綜合是把設計轉化為可制造器件的轉移過程，而該器件能執行預期的功能。

FPGA是專用集成電路（ASIC）領域中的一種半定制電路，應用非常廣泛，經常作為高階數字濾波器的實現器件。Altera公司的FPGA器件一般由二維的行列結構來實現用戶自定義邏輯，內部最小的邏輯單元LE可以高效地實現用戶邏輯函數[10]。一個LE主要由一個4輸入查找表、一個寄存器及進位和互連邏輯組成。查找表簡稱為LUT，LUT本質上是一個RAM。當用戶通過原理圖或HDL語言描述了一個邏輯電路后，FPGA開發軟件會自動計算邏輯電路所有可能的結果，并把結果事先寫入RAM，這樣每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址所對應的內容后輸出即可。也可以把LE當作一個4輸入的函數發生器，能夠實現4變量輸入的所有邏輯[10]。由于RTL級設計不涉及具體的工藝，不同的綜合工具、不同的器件類型可能會產生不同的綜合結果，即所需要的LE數量會有差異。因此，在同一種綜合工具、同一種器件類型的前提下對不同的實現方法進行比較。

3 基于Verilog HDL的RTL級實現

Verilog HDL是目前廣泛使用的IEEE標準硬件描述語言，可以用不同的工具進行綜合和驗證。本文基于子項空間共享技術，采用Verilog HDL進行FIR數字濾波器的RTL級描述。下面舉例介紹具體的實現方法。以參考文獻[4]中的較低階濾波器S1為例，下面給出濾波器S1的系數，其中，h(n)=h(24-n)，13≤n≤24；通帶增益為485.268 2。

h(1)=3×20；h(0)=1×21。

由上可知，S1對應基組為{3，5}，此基組的階數等于2，即產生基組需要2個加法器，由基組產生濾波器系數需要2個加法器，因此，MBA的個數為4，系數都不為零；SA的個數為24。

(1)子項基組的產生

(2)MBA的實現

利用已經產生的基組，參照S1的系數，就可以得到MBA部分各常系數乘法的值，部分程序段如下：

(3)延時單元和SA的實現

例S1中不存在值為0的系數，且考慮到線性相位FIR濾波器系數對稱，因此程序段如下：

(4)輸出的實現

考慮到S1的系數在有限字長實現時單位脈沖響應乘以512（=29）倍，因此在輸出時要進行截短處理，即去掉低9位。

4 綜合結果

本節將選取參考文獻[4]中的4個例子分別在FPGA上進行綜合比較。4個例子的性能指標如表1所示。

表1 濾波器性能參數

[4]中基于子項共享進行系數離散化得到的結果如表2所示，具體的濾波器系數參見參考文獻[4]。

如前所述，FPGA實現硬件資源的消耗可以通過綜合后LE的數量來衡量。分別選擇Cyclone系列的EP1-C12Q240C8和APEX20KE系列的EP20K600EBC652-3兩種型號的FPGA對4個濾波器兩種不同的實現方法（子項共享實現和直接實現）進行綜合，綜合工具選用Quartus II，結果如表3所示。

從表3可以看出，基于子項共享的實現可以有效減少FPGA中LE的消耗數量，且濾波器階數越高，共享的機會越大，效果越好。

表2 濾波器加法器個數及子項基組

表3 FPGA綜合結果比較

本文通過Verilog HDL編程在FPGA上實現了子項共享的FIR數字濾波器設計。子項空間共享技術可以有效地減少FIR濾波器實現時加法器的個數，從而使得綜合后消耗的LE數量明顯減少，有利于數字系統的低成本、低功耗設計，具有實際的應用意義。

參考文獻

[1]唐博，李錦明，李士照.基于FPGA的高階FIR濾波器強抗干擾數據采集系統[J].電子技術應用，2012，38(9)：89-92.

[2]林志典，張方佩，袁國順.基于FPGA的高速FIR濾波器的設計與實現[J].微電子學，2013，43(4)：200-202.

[3]惠鵬飛，姚仲敏，夏穎，等.基于FPGA的無線傳感網絡信道波形整形濾波器[J].電子技術應用，2013，39(7)：35-37.

[4]YU Y J，LIM Y C.Design of linear phase FIR filters in subexpression space using mixed integer linear programming[J].IEEE Trans.Circuits Syst.I，2007，54(10)：2330-2338.

[5]YU Y J，LIM Y C.Optimization of linear phase FIR filters in dynamically expanding subexpression space[J].Circuit Syst.Signal Process.，2010，29(1)：65-80.

[6]SHI D，YU Y J.Design of linear phase FIR filters with high probability of achieving minimum number of adders[J].IEEE Trans.Circuits Syst.I，2011，58(1)：126-136.

[7]POTKONJAK M，SHRIVASTA M B，CHANDRAKASAN A P.Multiple constant multiplication：Efficient and versatile framework and algorithms for exploring common subexpression elimination[J].IEEE Trans.Comput.Aided，1996，15(2)：151-165.

[8]Xu Fei，CHANG C H，JONG C C.Design of low-complexity FIR filters based on signed-powers-of-two coefficients with reusable common subexpressions[J].IEEE Trans.Comput.Aided，2007，26(10)：1898-1907.

[9]WANG Y，ROY K.CSDC：A new complexity reduction technique for multiplierless implementation of FIR filters[J].IEEE Trans.Circuits Sysm.I，2005，52(9)：1845-1853.

[10]Altera公司.Cyclone2系列器件數據手冊：Cyclone device handbook，volume 1[Z].2007.