基于FPGA的全數字鎖相環設計

黃保瑞,楊世平

（延安大學物電學院，陜西延安,716000）

基于FPGA的全數字鎖相環設計

黃保瑞,楊世平

（延安大學物電學院，陜西延安,716000）

介紹了全數字鎖相環的基本構成，分析了各個模塊的工作原理，采用Verilog硬件描述語言進行建模，并運用Xilinx公司的ISE Design Suite 14.3軟件進行設計仿真及FPGA的硬件驗證。

全數字鎖相環;FPGA;Verilog

0 引言

鎖相技術也是鎖相環技術，于1932年被提出，應用范圍逐漸擴大，尤其是電子技術相關的各個領域。該技術經常被用于數字通信的調制解調、位同步、頻率合成等方面。鎖相環是一個使輸出信號與參考信號在頻率和相位上同步的電路。全數字鎖相環（ADPLL）是完全的數字系統，相比模擬鎖相環和混合鎖相環，具有穩定性高、抗干擾性強、面積小、功耗低和易于移植等優點。本文介紹了一種用Verilog硬件描述語言實現全數字鎖相環的方法。

1 ADPLL的構成及工作原理

全數字鎖相環主要由四部分構成，分別是鑒相器、除N計數器、K變模可逆計數器以及脈沖加減電路，基本結構如圖1所示。系統輸入信號與反饋信號輸入數字鑒相器，進行比較，鑒相器輸出超前和滯后信號，脈寬即為信號的相位差，之后進過數控濾波器進行計數，當達到設定值就輸出加減脈沖信號，然后送到數控振蕩器的控制端，使輸出信號的頻率向輸入信號的頻率靠攏，直至相位保持恒定，從而實現相位鎖定。

2 ADPLL模塊的功能分析與設計

2.1 數字鑒相器

常用的數字鑒相器類型有兩種，一種是邊沿控制鑒相器，另一種是異或門鑒相器，文章采用的是異或門鑒相器。輸入信號與輸出信號之間的相位差為θ=θin-θout,K變模可逆計數器將輸出誤差信號作為其計數方向信號。環路鎖定時，S為占空比為50%的方波，此時絕對相位差為π/2。因此異或門鑒相器的相位差范圍為-π/2<θ<π/2。

2.2 K變模可逆計數器

K計數器由兩個相互獨立的計數器組成，通常稱為“加計數器”和“減計數器”，計數的范圍為[0,K-1]。K計數器進行加減運算主要是依據相位差，進行加運算的前提是處于低電平時，若是計數值達到K/2預設的模值，那么進位端輸出的是高電平；計數器進行減運算時則是處于高電平的條件下，當計數值達到K/2時，則借位端輸出高電平。K變模可逆計數器部分VerilogHDL代碼設計如下；

always@(posedge Kclock or prsedge reset)

begin

if(reset)

Count<=0;

else if(enable)

…………

begin

if(Count==0)

Count<=Ktop;

else

Count<=Count-1;

end

assign carry=enable&(!dnup)&(Count==Ktop);

assign borrow=enable&dnup&(Count==0);

endmodule

2.3 數字壓控振蕩器

除N計數器和加減脈沖電路組成為數字壓控振蕩器，為了實現對輸入信號頻率和相位的跟蹤和調整，K計數器進位信號和借位信號分別與加減脈沖電路的INC和DEC信號相接，從而在輸入信號的頻率和相位上將輸出信號鎖定。為了最終得到整個環路的輸出信號，需除N計數器對加減脈沖電路的輸出進行N分頻。此外，根據fc=IDCLOCK/2N，若是想得到不同環路中心頻率fc，可改變分頻值N。

3 電路仿真與實現

系統采用Verilog硬件描述語言建模，使用Xilinx公司的ISE Design Suite 14.3軟件進行時序仿真，仿真波形如圖所示,中心頻率clk=10MHz，N=32，K=8,fin=0.04MHz。從S的波形可以看出，在一定的時鐘周期以后輸不變，說明fin和fout的相位保持了恒定。最后使用Xilinx公司XUPV-5LX110T開發板驗證，結果與仿真結果一致。

4 結束語

本文介紹了基于FPGA的全數字鎖相環的設計與實現，給出了系統中模塊的工作原理，應用Verilog描述語言建模，可以根據需要修改分頻值及模值來控制鎖定時間，具有設計靈活，實現方便等特點，可以廣泛應用于數字電路系統

[1] FloydM.Gardner著.姚劍清譯.鎖相環技術（第3版）[M].北京：人民郵電出版社，2007.

[2] 王杰敏，楊虹.全數字鎖相環的設計[J].通信電源技術，2009,（3）；40-43.

[3] Roland E Best著.李永明，王海永等譯.鎖相環設計、仿真與應用（第5版）[M].北京：清華大學出版社，2007.

[4] 胡華春，石玉.數字鎖相環路原理與應用[M].上海:科學技術出版社.1990

Design of all digital phase locked loop based on FPGA

Huang Baorui,Yang Shiping
(College Of Physics and Electronic Information，Yan’an University，Yan’an，716000，China)

This paper introduces the basic structure of all digital phase locked loop,analyses the working principle of each module,using Verilog hardware description language for modeling,hardware verification and the use of Xilinx's ISE Design Suite 14.3 software was used for simulation and FPGA.

All digital phase locked loop;FPGA;Verilog

圖1 全數字鎖相環基本框圖

圖2 .整體仿真波形