高速數字電路設計中的噪聲干擾及控制探討

摘要：針對高速數字電路設計中信號反射、同步切換噪聲、地彈和電磁干擾等影響信號完整性問題進行分析，并探討了如何針對這些問題在電路設計中加以解決。

關鍵詞：高速數字；噪聲；電路設計；電子；研究

中圖分類號：TN79文獻標識碼：A文章編號：1674-7712 (2014) 08-0000-02

電子技術的快速發展，高速數字電路設計在電子設計領域中所占的比例逐漸增大，但隨之而來的是其電磁兼容、噪聲干擾問題也越來越突出。在高速系統中，高頻信號很容易由于輻射而產生干擾，高速變化的數字信號會產生反射、地彈、串擾、電磁干擾等問題，從而嚴重降低系統的性能，因此必須通過電路設計來加以解決。

一、高速數字電路的概念

高速數字電路主要是指由于信號的高速變化而使電路中的模擬特性，如電容、導線的電容、電感等發生作用的電路，通常認為，工作頻率超過50MHz的電路被稱為高速電路。但實際我們對高速電路的界定不是單就頻率高低而言，而是由信號的邊沿速度決定的，一般認為上升時間小于4倍信號傳輸延遲時可視為高速信號。

二、高速數字電路的噪聲干擾及控制

（一）信號反射

高速電路中，由源端與負載端阻抗不匹配，會引起信號線上的反射，負載將一部分電壓反射回源端，造成干擾。同時，由于任何傳輸線上存在固有的電感和電容，信號在傳輸線上來回反射，會產生振鈴和環繞振蕩現象，導致信號電平的誤判斷，甚至對器件造成損壞。圖一所示為理想傳輸線模型，理想傳輸線L被內阻為R0的數字信號驅動源VS驅動，傳輸線的特性阻抗為Z0，負載阻抗為RL。負載端阻抗與傳輸線阻抗不匹配會在負載端(B點)反射一部分信號回源端(A點)，反射電壓信號的幅值由負載反射系數ρL決定：ρL=RL-Z0/RL+Z0；當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數ρS決定：ρS=R0-Z0/R0+Z0。當負載端采用源端或終端的端接匹配，即當RL=Z0或R0=Z0時，ρL、ρS為0，可有效消除反射。

根據以上原理，傳輸線的端接通常采用兩種策略：源端串行端接匹配（見圖二）、負載端并行端接匹配（見圖三）。兩種端接策略各有其優缺點，不過由于串行端接只需要在信號源端串入一個電阻，消耗功率小而且易于實現，所以被廣泛采用。串行端接時，串聯終端匹配電阻值與驅動器的輸出阻抗之和，應與傳輸線的特征阻抗相等。實際的驅動器在信號的電平發生變化時，輸出阻抗可能不同。比如電源電壓為＋4.5V的CMOS驅動器，在低電平時典型的輸出阻抗為37Ω，在高電平時典型的輸出阻抗為45Ω。TTL驅動器和CMOS驅動一樣，其輸出阻抗會隨信號的電平大小變化而變化，因此不能十分精確匹配電阻，只能近似匹配。

另外，信號傳輸線布線時，為保證信號的連續性，減少信號反射，最

好采用全直線布線，如必須彎折則應避免直角走線，轉彎處應設計成45度角或圓弧形。如圖四a最容易出現信號不連續的問題。圖b、c所示的方式，可以保證信號的連續性。

（二）同步切換噪聲和地彈噪聲

由于器件內部的接地引腳與地平面之間存在引線電感(寄生電感)，所以理論上當每個信號翻轉時所帶來的電流的變化都會通過器件的寄生電感影響到地線。如多個集成電路內部驅動器同時轉換時就會在地線中產生較大的噪聲，即同步切換噪聲（SSN）。輸出驅動電流越大，噪聲的幅度也越大，如圖五所示。

同時由于芯片封裝電感的存在，導致同步切換過程中形成大電流涌動，引起地平面的反彈噪聲，簡稱地彈。

為在高速PCB電路設計中減小SSN和地彈的影響，可采取一些基本措施，如降低輸出翻轉速度；采用分離的專門參考地；降低系統供給電源的電感，使用單獨的電源層，并讓電源層和地平面盡量接近；降低芯片封裝中電源和地引腳的電感，比如增加電源和地的引腳數目，減短引線長度，盡可能采用大面積鋪銅；讓電源和地的引腳成對分布并盡量靠近，以增加電源和地的互感；給電源增加退耦電容，并盡量靠近元件的地引腳，給高頻的瞬變交流信號提供低電感的旁路等。

圖1理想傳輸模型

圖2源端串行端接匹配

圖3負載端并行端接匹配

圖4

圖5

（三）串擾

串擾是指當信號在傳輸線上傳播時，同一PCB板上的兩條信號線之間的耦合、信號線之間的互感和互容引起線上的噪聲。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。其主要反映在：串擾電壓的大小與兩線的間距成反比，與兩線的平行長度成正比。隨著干擾源信號頻率的增加，被干擾對象上的串擾幅值也隨之增加。信號的上升／下降時間或邊沿變化對串擾的影響更大，邊沿變化越快，串擾越大。另外，傳輸線與地平面的距離對串擾的影響很大。對于同一布線結構，當電介質層的厚度增加一倍時，串擾明顯加大。

因此，在高速PCB板的布局布線中，可以注意以下方面，從而達到減小串擾的目的：（1）條件許可時盡量加大線間距，減小線平行長度。在相鄰的兩個層走線的方向務必相互垂直。（2）在確保信號時序的情況下，盡可能選擇上升沿和下降沿速度更慢的器件。（3）在設計走線時，應該盡量使導體靠近地平面或電源平面。這樣可以使信號路徑與地平面緊密的耦合，減少對相鄰信號線的干擾。（4）在串擾較嚴重的兩條信號線之間插入一條地線，可以減小兩條信號線間的耦合，進而減小串擾。（5）在同一傳輸線的布線過程中，盡量減少過孔的使用，避免對傳輸線的特征阻抗產生較大影響。（6）盡量減小傳輸線的連線長度，如果不能縮短信號線長度時，應采用差分信號傳輸，如ECL、PECL、LVDS等。差分信號有很強的抗共模干擾能力，能大大延長傳輸距離。

（四）電磁干擾

電磁干擾主要分為傳導干擾和輻射干擾兩大類，因此在電路設計中需考慮切斷干擾源的產生源頭和傳播路徑，使電子設備符合電磁兼容性的要求。

在布線之前，必須注意各部分電路在PCB板上的合理布局。對于電源電路、低端的模擬電路、高端的高速數字電路以及其他產生噪聲的電路等，應根據不同性質進行有效的物理隔離或屏蔽等措施來實現消除或減少子系統之間的噪聲干擾。

如圖六中，圖a放置時鐘和數據轉換器在電源、高速邏輯電路、I/O端口電路等噪聲器件的附近，噪聲將會耦合到敏感電路并降低它們的性能。圖b做了有效的電路隔離，將有利于系統設計的信號完整性。

另外，必須減小電流回路，盡可能縮短高頻元器件之間的連線，包括管腳的引線越短越好。輸入和輸出元件應盡量遠離。按照電路的流程安排各個功能電路單元的位置，使布局便于信號流通，并使信號盡可能保持一致的方向。在PCB板的各個關鍵部位配置適當的退耦電容，每個集成電路塊的附近應設置至少一個高頻退耦電容，退耦電容盡量靠近器件的電源。

圖6

三、對高速數字電路進行設計仿真

在成形的PCB板上如發現高速數字電路有干擾導致信號完整性問題，解決起來會十分麻煩。所以我們一般要借助于仿真軟件。在設計早期和設計期間進行信號完整性、串擾和電磁兼容性等進行仿真，可以對PCB布線產生指導性意見，對于效果不好的設計可以分析原因，加以改進，在仿真沒有問題后再實際加工。

對高速電路的設計仿真，首先要建立起元器件的仿真模型，然后進行假設性仿真來確定布線過程中需要的參數設置和條件，接下來在實際布線過程中隨時通過線仿真檢查布線的效果，最后在布線基本完成之后進行板級仿真來檢查系統工作的性能。目前這樣的仿真工具主要有cadence、ICX、Hyperlynx等。

四、結束語

隨著高速數字電路的快速發展，對信號的完整性及電磁兼容等問題提出了更高要求，這就需要電路設計者依據一定的準則進行分析和設計，并通過仿真軟件進行測試，完善各類影響信號完整性的問題，使設計達到高速信號傳輸的要求。

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[作者簡介]李治垚（1975.02-），男，國瑞信安研發總監，研究方向：數字通信與應用集成。