高速多通道時域寬帶數字波束形成器設計

逄錦昊，吳 凱，楊 濤，蘇 濤

(西安電子科技大學雷達信號處理國家重點實驗室， 西安710071)

0 引言

寬帶相控陣雷達(Phased Array Radar，PAR)作為寬帶雷達和相控陣雷達的結合體，滿足了目前高速多目標以及高分辨等苛刻的雷達系統要求［1］。數字陣列雷達(Digital Array Radar，DAR)是一種數字化的PAR，其收、發均采用數字波束形成技術，具有多功能和可重構等特點［2］。DAR將寬帶雷達技術應用于各種PAR，提高了雷達目標的距離分辨率、目標跟蹤性能以及抗干擾能力［1］。多波束形成技術進一步提高了DAR的檢測性能和電子反對抗能力［3］。針對寬帶DAR多波束形成對高速大容量數據傳輸以及高性能實時信號處理技術的需求，目前存在的寬帶DAR多波束形成系統主要基于光纖數據傳輸以及現場可編程門陣列(FPGA)高速并行運算處理平臺［4-7］。文獻［7］設計的寬帶DBF系統可實現200 MHz帶寬下，4個通道合成1個波束［1］。文獻［7］在相同帶寬下，設計了單個寬帶數字波束形成模塊，可實現16通道同時合成4個波束。

本文針對PAR海量數據傳輸和計算量大的需求，提出了基于任意時延濾波器(Random Delay Filter，RDF)的寬帶數字波束形成算法，并基于該算法設計了一種高速多通道寬帶DBF。設計的DBF最大支持48通道，在200 MHz帶寬下，若使用全部通道，可同時合成3個波束;若只使用16通道，可同時合成8個波束。通過級聯和子陣劃分技術［2］，本文設計的DBF可用于線陣或面陣等任意形式的大型DAR。

1 基于任意時延濾波器的寬帶數字波束形成

1.1 寬帶數字波束形成系統結構

寬帶DBF的關鍵是精確補償各個陣元通道上的信號延時［8-9］。分數延時濾波器的引入有效地解決了寬帶數字波束形成中的時間色散問題［1］。基于均勻線陣，圖1a)給出了常用的寬帶數字波束形成系統結構［1，8-9］，每個陣元通道由相應的移相器、數字延遲線和分數時延濾波器組成。移相器用來消除信號載波項帶來的相位偏移，數字延遲線和分數時延濾波器用來完成各自所需的整數和分數倍采樣時間的延遲。本文設計的RDF可實現圖1a)中數字延遲線和分數時延濾波器的功能。移相器只是簡單的線性加權，對于單個通道的所有采樣點都相同，可以作為比例因子與RDF融合成一步完成，得到圖1b)所示的基于RDF的寬帶DBF單通道補償結構。為了論述方便，下文在提及RDF時，均未包含移相器的線性加權。

圖1 寬帶數字形成系統結構

1.2 任意時延濾波器設計

理想的RDF頻率響應由式(1)給出，其中，ω為數字角頻率，τ為任意時延。可以看出式(1)表示的濾波器的幅頻響應恒為1，群延遲恒定為任意時延常數τ。

由于IIR濾波器具有設計復雜和穩定性差的問題［9］，本文采用FIR進行RDF的設計。設FIR濾波器的權向量為 h=［h(0)，h(1)，…，h(N-1)］T，則其頻率響應為

式中:e(f)=〔1，e-j2πf，…，e-j2π(N-1)f〕;f為歸一化的數字頻率。濾波器權向量的獲取，可以通過求解式(3)的最小化問題得到。

式中:Wk為非負加權向量，可以靈活控制各頻點受約束的程度;0＜f＜fu為濾波器設計的頻率范圍;fu為受約束的頻率上限;Hd(f)為期望頻率響應，對于本文RDF的設計，由式(1)表示的Hd(f)具有如下形式

在0＜f＜fu頻率范圍內，幅頻響應恒為1，群延遲τn是n號陣元通道相對參考陣元期望的任意時延量。式(3)中，當norm表示‖·‖2范數時，式(4)表示最小化濾波器頻率響應的加權均方誤差;當norm表示‖·‖∞時，式(4)表示最小化最大濾波器頻率響應的加權誤差，該準則下設計的濾波器具有等波紋特性。同時，可以根據具體的設計要求，在該基本優化模型中加入具體的約束，例如，可以讓期望頻點上的誤差范數小于某個值。借助于MATLAB的CVX工具箱，這類凸優化問題容易求得全局最優解。

若考慮載頻的影響，每個陣元通道還需要借助移相器進行相位補償，對于均勻標準線陣，相位補償因子可以表示為

式中:n為陣元通道索引;d為陣元間距;θ為波束指向;Nc為陣元個數。考慮通道均衡問題，需要設計通道均衡濾波器［7，10］，即在每個陣元通道后接入用于消除幅相不一致的FIR濾波器。假設n號陣元后用于通道均衡的濾波器系數向量為hE，則由凸優化問題和相位補償因子可以得到最終n號陣元通道所需的濾波器系數為

式中:hRDF為由式(3)優化得到的n號陣元通道的濾波器系數;?為卷積運算。

1.3 構建大型DAR的子陣劃分

對于千量級陣元，考慮到成本、復雜性和尺寸等方面的因素，不可能為每個陣元都添加RDF濾波器。然而，通過子陣劃分技術，可以在保證寬帶性能的條件下，盡可能的減少所需的時域濾波器的個數［1，11-12］。

子陣劃分時，需要正確選取最大子陣尺寸L1，要求子陣的孔徑渡越時間小于雷達等效脈沖寬度的一半，即滿足

其中，不等式左端為子陣的孔徑渡越時間;右端τe=F/B，為雷達等效脈沖寬度，F為加權系數，B為雷達信號帶寬。選擇子陣時，需要根據式(7)確定最大子陣尺寸。另外，子陣的周期劃分會導致寬帶柵瓣［12］，為了降低柵瓣，需要采用子陣重疊等技術，使子陣的相位中心呈現不規則或隨機變化。

2 寬帶數字波束形成器設計

基于光纖數據傳輸和FPGA高速并行運算平臺，本文采用高速串行接口和模塊化程序結構，設計了基于RDF的寬帶DBF。下面將著重介紹該DBF的硬件結構和模塊化程序設計。

2.1 數字波束形成器硬件構成

硬件模塊采用高速串行接口和FPGA并行計算的設計思路，滿足寬帶數字波束形成傳輸量和計算量大的要求;同時基于VPX協議，具有易于集成和數據通信速率高的優點，可適用于多種帶寬和數據率的數字波束形成系統。圖2給出了硬件模塊結構圖，包含以下特點:

(1)包含4組12通道并行光發射模塊和12通道并行光接收模塊，每個模塊通過12路GTX與FPGA1～4相連，單路GTX最高傳輸速率可達5.0 Gb/s。硬件模塊通過光纖連接外部的數字陣列單元，數字陣列單元由數字T/R組件、預處理模塊和光纖通信接口等組成。

(2)共有5片Xilinx高速FPGA。FPGA1～4采用具有很強的信號處理能力和高速串行互聯的SXT系列，包括1 344個DSP48E1，24.7 Mb Block RAM 和20個高速串行GTX接口。FPGA5采用具有最大高速串行互聯帶寬的HXT系列，具有48個高速串行GTX接口。FPGA之間通過GTX互聯成環形和星形結構，星型結構主要用于高速傳輸部分波束形成結果和權值，環型結構主要用于高速片間傳輸。

(3)FPGA5有4路4x的SRIO和1路4x的PCIe與VPX接插件連接，前者用于板間高速傳輸波束形成結果，后者用于上位機實時更新RDF權值。同時，多個波束形成器可通過SRIO互聯實現更多通道的波束形成。

圖2 硬件模塊結構圖

2.2 模塊化程序設計

FPGA程序采用模塊化設計，主要由同步模塊、波束合成模塊和高速接口模塊構成。波束合成模塊包括任意時延模塊和最終波束合成模塊。高速接口模塊包括光纖模塊、GTX模塊、PCIe模塊和SRIO模塊。這些模塊均由FPGA硬核資源實現，通過使用差錯控制編碼和硬核的差錯控制功能，提高傳輸的可靠性。程序分為實際模式和自檢模式。實際模式下，輸入外部光纖的信號;自檢模式下，輸入RAM中存儲的測試信號。自檢模式可在無雷達回波的情況下檢測系統是否正常工作，且在設計初期可對程序進行行為級仿真驗證。

同步模塊接收外部頻綜的基準時鐘，根據雷達系統的需要，產生定時信號，即脈沖重復時間(PRT)和相干積累時間(CPI)，定時信號通過光纖模塊發送給數字陣列單元，數字陣列單元將雷達數據送回光纖模塊。雷達數據包括協議幀頭部分和預處理的雷達數據部分。光纖模塊在解析幀頭的協議后使用FIFO對預處理的雷達數據進行緩存，在最后一路雷達數據到達后再進行波束合成，實現各路數據同步傳輸。

圖3給出了波束合成模塊結構圖。波束合成模塊包括4個任意延時模塊和1個最終波束合成模塊。單個任意時延模塊通過對12個通道輸入數據進行k階FIR濾波后求和得到時延結果，時延結果在位寬控制后通過GTX模塊傳輸到最終波束合成模塊。最終，波束合成模塊采用FIFO緩存4路時延結果實現同步，通過對4路時延結果求和得到最終波束合成結果，再經過位寬控制后通過SRIO模塊傳輸到后端處理器。

圖3 波束合成模塊結構圖

PCIe模塊采用1.0協議，通過BMD模式傳輸數據，經測試有效傳輸帶寬可達4.8 Gb/s，當PCIe模塊接收上位機的權值時，若FIR濾波器為40階，48個通道合成一個波束所需的32位復權值量為61.5 kb，波束掃描的加權導向矢量的更新最短時間約為13 μs。

2.3 寬帶數字波束形成器特點與性能

寬帶數字波束形成器的特點和性能如下:

(1)離線設計延時濾波器系數，具有設計靈活、精度高的特點。

(2)采用單個RDF實現各個通道延時和相位補償，簡化系統結構，節省硬件資源。

(3)最大支持48通道，200 MHz帶寬下，若使用全部通道，可同時合成3個波束;若只使用16通道，可同時合成8個波束。

(4)最大光纖傳輸帶寬為240 Gb/s，在300 MHz運算時鐘下，定點處理能力可達1 785 GMACs。

(5)能夠通過PCIe接口與上位機通信，實現權值實時更新。

(6)采用模塊化程序結構，利于時序約束，便于程序維護。

3 性能測試與分析

需要說明的是，采用均勻標準線陣對本文設計的寬帶DBF進行仿真測試與分析時，設計的寬帶DBF適用于線陣或面陣等任意形式寬帶DAR。雷達系統參數如表1所示，可以先計算出每個陣元通道相對于參考陣元的時間延時，從而按照式(4)構造合成每個波束時各個陣元通道上RDF的理想頻率響應。

表1 仿真參數

以群延遲均方誤差(Group Delay Square Error，GDSE)來衡量RDF的延時性能，給出GDSE的定義如下

借助MATLAB中的函數grpdelay表示求濾波器的群延遲，它的第一個參數表示濾波器的前向加權系數，第二個參數用于IIR濾波器表示后向反饋系數，這里設置為1。對于hRDF，需要根據式(3)的優化結果求取濾波器的群延遲。對于hideal可由式(4)得到以下群延遲響應

待優化頻率范圍內，理想濾波器的群延遲響應為D+τn。其中，D由濾波器自身延遲引入，τn是合成某一波束時n號陣元相對于參考陣元的時間延時。

圖4為合成每個波束各個陣元通道所需的RDF的GDSE分布圖。可以看出，所有RDF在［0，0.8］的頻率區間內GDSE均在-80 dB以下，隨著頻率的增加由-100 dB逐漸增加至-80 dB，具有較好的延時性能。

圖4 合成每個波束各個陣元通道所需RDF的GSE分布圖

利用上述設計的RDF進行寬帶數字波束形成仿真實驗。以合成波束相對于參考通道信號的波形均方誤差(Waveform Square Error，WSE)為標準衡量寬帶DBF性能。假設合成信號的時域形式為ysyn(t)，參考通道的時域波形為yref(t)，則定義波形的WSE為

圖5分別給出了基于MATLAB理想寬帶數字波束形成和基于本文寬帶DBF合成波束的WSE。可以看出，基于本文寬帶DBF合成波束的WSE相對于理想情況增加了不到10 dB，這歸因于量化誤差與定點操作中的截位和舍入誤差。

圖5 兩種寬帶DBF合成波束均方誤差

根據表1給定的雷達系統參數，以上仿真分析了48個陣元通道，合成3個波束時合成波束的性能。表2給出該模式下本文設計的寬帶DBF中FPGA1～4每個芯片內關鍵資源的利用情況。同時，給出了本文設計的寬帶DBF在16個通道下同時合成8個波束時，FPGA1～4芯片內關鍵資源的利用情況。

表2 FPGA關鍵資源的利用

4 結束語

本文提出了基于任意時延濾波器的寬帶數字波束形成算法，設計實現了一種高速多通道寬帶數字波束形成器。仿真結果表明:本文設計的RDF具有較高的延時精度，將其應用于寬帶DBF，經實測驗證，最終合成波束的波形誤差相對于理想情況增大了僅不到10 dB，整體誤差不超過-168 dB。本文寬帶數字波束形成器設計時，FPGA內關鍵資源都留有一定的裕量，為進一步級聯通道均衡濾波器提供了條件。

本文初步探索了寬帶數字波束形成器的硬件實現，但在工程化運用中還存在其他問題，如各路數據的采樣時間點對齊問題等，這將作為筆者下一步的重點研究工作。

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