多發多收網絡仿真器的FPGA實現及測試

郭 勇，陳艷玲

(南京北方信息控制集團有限公司產品研發中心，江蘇南京211153)

0 引言

戰術電臺組網時，網絡之間的拓撲結構經常會發生變化，為了驗證電臺之間的組網性能，需要根據節點之間的拓撲圖生成網狀的節點。常規條件下，生成多個網絡節點需要很大的人力、物力，且拓撲圖的更換不方便。目前介紹這方面設計的文獻不多，文獻［1－3］都是使用Open-Net等網絡仿真軟件等對鏈路層以上進行仿真，直接對物理層的數據通路的設計沒有涉及。下面采用FPGA設計了一種網絡仿真器，可以對拓撲圖進行動態配置，以驗證組網的性能，并可以對拓撲圖進行快速修改。采用16個節點，因為節點數較多，測試信號多，如果沒有邏輯分析儀采集大量的信號，則測試不是很方便。這里采用QuartusII自帶的SignalTapII進行測試，能直觀地驗證設計的仿真器的正確性。

1 硬件設計結構及工作原理

網絡仿真器由以下幾個功能模塊組成:一個5－32譯碼器，用來產生32個鎖存使能信號，因為對每個節點的配置采用16位，為了方便與上位機通信，采用8位的分時輸入的方式;一個32X8位的配置信號鎖存器，16個節點拓撲生成器;一個發信號產生器，采用2種方式驗證，一種是16個節點同時發送信號，同時驗證16個節點的收信號情況;另一種是每個時刻只有一個節點發送信號即TDMA方式。因為所設計的仿真器輸出管腳很多，需測試信號很多，硬件設計完成后，在開發板上采用QuartusII自帶的SignalTapII進行測試，能直觀地驗證設計的網絡仿真器的收發性能。

因為網絡仿真器是在50 MHz的開發平臺上設計驗證，實際不需要那么高的時鐘，因此設計一個4分頻器，把時鐘頻率降為12.5 MHz。每個時刻只有一個節點發送信號，每個時刻寫入一個8位的配置數據，因為總共16個節點，需要32個時鐘完成一張拓撲圖的配置，拓撲圖配置完成以后，就可以驗證各個節點的輸入輸出關系，設有全局復位信號，當需要產生并驗證新的拓撲圖時，按下全局復位鍵后，再重新配置，在32個時鐘周期后，新的拓撲圖產生。

圖1 拓撲圖1

設拓撲圖1如圖1所示。各相鄰節點之間互通，但是不相鄰的節點不能互通，需要轉發。比如節點1發出數據，節點2、節點3和節點9都能收到。節點4發數據，節點2、節點 3、節點5、節點6和節點7都能收到。按照節點配置規則，16個節點配置如下:節點1:0000_0001_0000_0110;這16位配置數據中，從右數，第2位、第3位和第9位為1，表明節點1與這3個節點是相連的。依次類推，可知其他節點的配置數據為:

節點2:0000_0110_0000_1001;

節點3:0000_0000_0000_1001;…;

節點15:1010_0000_0010_0000;

節點16:0100_0000_0001_0000，為節省篇幅，不一一列出。

拓撲圖2如圖2所示。拓撲圖2的配置數據為:

節點1:0000_0000_1000_1010;

節點2:0000_0000_0001_0001;

節點3:0010_0000_0101_1000;…;

節點15:0001_0100_0000_0000;

節點16:0001_0010_1000_0000。

圖2 拓撲圖2

2 模塊電路及整體電路的設計

2.1 節點拓撲生成器的設計

節點拓撲生成器的管腳定義如下:en1為配置低8位數據使能信號;en2為配置高8位數據使能信號［4］。data1［7..0］為某節點的低 8 位配置數據，data2［7..0］為某節點的高8位配置數據，對節點 1 來說，data1［7..0］=0000_0110，data2［7..0］=0000_0001。

TXD1、TXD2分別表示節點1發數據、節點2發數據等。對于每一節點，比如節點1，RXD1表示節點1收到節點1發出的數據，因為不能自發自收，所以如果TXD1發數據，則RXD1=0;RXD2表示節點1收到節點2發出的數據，RXD3表示節點1收到節點3發出的數據，如果節點1和節點3相連，則RXD3能收到數據，RXD3=TXD3。

當16個節點同時發數據時，節點1能收到節點2、節點3和節點9發出的數據。也就是說，RXD2=TXD2，RXD3=TXD3，RXD9=TXD9。整個仿真器需要16個節點，因此需要16個節點拓撲生成器模塊，且方便節點數的擴展。

2.2 5－32譯碼器的設計

該譯碼器的設計是產生鎖存信號，Y1～Y32信號為低時，dout＜=din;當 Y1～Y32信號為高時，dout＜=Q;鎖存8位配置信號。每個節點的配置信號為16位，每個時刻寫入8位配置數據，需要32個時鐘［5］。

2.3 發送數據模塊的設計

為了驗證TDMA模式和多發多收模式下網絡仿真器的性能，本文設計2種模式下的發射模塊。TDMA模式就是一個時刻只有一個節點發送數據，多發多收模式是指同一時刻由多個節點同時發數據，也同時可以接收數據。

3 整體模塊的仿真

該仿真器由1個發送數據模塊(用于測試組網模式)、1個5－32譯碼器模塊和16個節點拓撲生成器模塊組成。該仿真器能快速地進行新拓撲圖的配置和生成，既能仿真TDMA模式也能仿真多發多收模式［6］。假設t=t0時刻，需要生成拓撲圖1，t=N+t0時刻，需要生成拓撲圖2。在生成拓撲圖2時，只需按下RST(復位鍵)，再重新配置拓撲圖即可。由于篇幅的限制，只給出多發多收模式下的仿真波形圖。

在多發多收模式下，16個節點同時發送數據，也同時接收數據。圖3模擬了節點數不斷增加的情況。因為仿真信號多，只截取節點1的輸出波形圖。由拓撲圖1可知，節點1在發數據的同時，節點2、節點3和節點9能收到節點1發出的數據，表明節點2、節點3和節點9與節點1相連;節點2在發數據的同時，能收到節點1、節點4、節點10和節點11發出的數據，表明節點1、節點4、節點10和節點11與節點2相連，這也驗證了拓撲圖1正確地生成了。同理，在拓撲圖 2形成后，RXD1_2，RXD1_4和RXD1_8有數據輸出，表示節點2、節點4和節點8與節點1相連，同時RXD2_1和RXD2_5有數據輸出，表示節點1和節點5與節點2相連，這也驗證了拓撲圖2正確地生成了。

圖3 多發多收模式仿真波形

4 網絡仿真器的SignalTapII測試

采用QuartusII自帶的邏輯分析儀SignalTapII對多路并行輸出的信號進行測試，既避免了使用昂貴的儀器，又能快速地驗證所設計的功能電路的正確性。該方法適用于采用FPGA設計的其他復雜電路的測試驗證。

性能測試在紅色颶風III的開發板上進行，因為其主時鐘為50 MHz，實際時鐘速率不需要這么高，因此加上一個4分頻的時鐘模塊，把時鐘周期降為T=80 ns，該時鐘作為后續各模塊的工作時鐘。

4.1 TDMA 模式

TDMA模式下SignalTapII接收波形測試圖如圖4所示。由圖4可知，TDMA模式每個時刻只有一個節點發數據，當節點2發數據時，RXD2_1、RXD2_4、RXD2_10和RXD2_11能收到數據，表示節點1、節點4、節點10和節點11與節點2相連。當節點3發數據時，RXD3_1、RXD3_4能收到數據，表示節點1和節點4與節點3相連。這也驗證了拓撲圖1正確地生成了。

圖4 TDMA模式下SignalTapII接收波形測試

4.2 多發多收模式

多發多收模式下SignalTapII接收波形測試圖如圖5所示。由圖5可以看出，當16個節點同時發送數據，在拓撲圖1完成后，節點1能同時收到節點2，節點3和節點9發出的數據，表明節點2，節點3和節點9與節點1相連;同時 RXD2_1，RXD2_4，RXD2_10，RXD2_11能收到數據，表明節點2與節點1、節點4、節點10、節點11相連。因此拓撲圖1配置完成，對拓撲圖2的分析，依此類推。

圖5 多發多收模式下SignalTapII接收波形測試

5 結束語

采用FPGA設計了多發多收的網絡仿真器，仿真器可兼容TDMA模式和多發多收模式的數據傳輸，設計的仿真器拓撲圖動態配置快，拓撲圖的節點增加方便，只需要修改譯碼器模塊和增加拓撲生成器節點即可。因為仿真測試信號多，采用SignalTapII內嵌邏輯分析儀進行信號的測試，直觀且方便地對所設計的網絡仿真器進行測試，并驗證了設計的正確性。采用的方法具有一定的適用性。

［1］龍 芳，黃進永.無線通信網絡仿真器性能對比［J］.計算機與網絡，2006，30(9):211 －213.

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［3］陳芳露，陸雯青.一種新型片上網絡互連結構的仿真和實現［J］.小型微型計算機系統，2010，5(5):883－886.

［4］西瑞克斯(北京).無線通信的Matlab和 FPGA實現［M］.北京:人民郵電出版社，2009:46－52.

［5］史治國，洪少華.基于XILINX FPGA的OFDM通信系統基帶設計［M］.杭州:浙江大學出版社，2009:46－52.

［6］吳 丹，劉 衍.無線通信實驗室信道仿真器的設計與實現［J］.電子測量技術，2008，31(9):185－188.