基于m序列疊加DDS信號源的設計與實現

李 鵬，鄒向陽，董楊波

（1.桂林電子科技大學電子工程與自動化學院，廣西 桂林541004；2.空軍空降兵學院，廣西 桂林541003）

雷達干擾，作為一種常用的雷達對抗方式在電子戰中倍受關注。采用噪聲信號對敵方雷達進行干擾，可以有效地降低雷達發現目標和跟蹤目標的能力，所以噪聲信號源的設計，就顯得尤為重要。目前產生噪聲信號的方式通常可分為模擬式、數字式和混合式。而將噪聲與DDS（直接數字式頻率合成器）信號疊加，既方便使用，又能有效地干擾對方的信號。為了達到這個要求，本文提出采用m偽隨機序列信號與DDS信號疊加來作為其噪聲信號源，生成一種頻譜豐富、帶寬可調的干擾信號，這種干擾信號具有更好的干擾效果。

1 m序列疊加DDS信號源的設計方案

m序列疊加DDS信號源的具體設計方案如圖1所示。利用FPGA芯片高速，穩定，低功耗的特點和具有反饋移位寄存器的邏輯功能，實現D觸發器串接，生成m偽隨機序列信號。同時利用AD9850芯片可產生高分辨率的頻率的特點，通過串行方式輸入頻率/相位控制字，經過芯片內部的正弦查找表，把輸入地址的相位信息映射成正弦波幅度信號，再經過AD9850內部的DA變化器輸出十分穩定的DDS信號。最后通過ARM7作為主控芯片，將FPGA產生m序列的信號與AD9850產生的DDS信號疊加，把產生的信號通過D/A轉換，低通濾波，最終得到理想的噪聲信號。

圖1 基于FPGA和DDS的設計原理圖

1.1 偽隨機序列的分析

在加密或干擾等相關的工作中常用到偽隨機序列，這是因為其同時具有一定隨機特性和確定性。它通常由寄存器產生，具有近似于白噪聲的相關函數。例如：序列x=0110100，0和1的數目相差1個。若x為周期是7的無限的序列，左移1位可得，x1=1 101 000，再把x1也看成周期為7的無限序列。可見x=0 110 100，x1=1 101 000在一個周期里，x和x1的對應位置元素相同的位置有3個，元素不同的位置有4個，它們的差為-1，這個數即是x的自相關函數在1處的值。同理，把x左移2位，3位，…，6位，可以求出x的自相關函數在2處，3處，…，6處的值也等于-1。當0

也就是說，一個周期為v的無限序列，如果在一個周期里，0和1的個數相差1，并且其自相關函數的旁瓣值有且只有一個為-1，則稱其為偽隨機序列或擬完美序列。x的自相關函數的旁瓣值的絕對值越大，就表明(或把的0和1互換得到的序列)與x越像。因此如果周期為v的序列x是一個偽隨機序列，那么x不管左移幾位(只要不是v的倍數)，得到的序列都和x很不像，這樣就很難分辨出x是什么樣子。這說明了用偽隨機序列作為密鑰序列，是比較安全的。因此，可以利用這樣的序列做加密或是干擾等相關的工作。

1.2 m偽隨機序列的實用性解析

m序列是一種典型的偽隨機序列，具有良好的自相關的特性和平移可加性，在實際中經常使用。例如：若a元n級非退化線性反饋移位寄存器生成序列最大的周期是an-1，則每一個非零狀態在一個周期內只能出現一次。這種以an-1為周期的序列是最大長度線性反饋移位寄存器序列，就是m序列。n級m序列的線性復雜度是n。n級m序列a的自相關的特性[5]：

m序列具有一種典型的平移可加性：包含它的平移等價類再加上零序列剛好組成一個線性空間。例如：設序列是周期為P的m序列，k是n級m序列移位寄存器在其中一個i時刻的內部狀態，那么，集合對加法是封閉的，其中L是左移算子，也可以說對于任何的0燮i

由上述可知，m序列的自相關函數只有兩種取值。有時把這類自相關函數只有兩種取值的序列稱為雙值自相關序列。m序列擁有良好的自相關特性。其自相關函數如下圖2所示。在圖2中，m序列具有較理想的偽隨機性，自相關函數尖銳，類似白噪聲的特點，適合作為雷達干擾機噪聲信號的核心模塊。

圖2 m序列的自相關函數

1.3 m偽隨機序列信號的生成方法

m偽隨機序列信號的生成方法有很多，一般來說，k級線性移位寄存器能夠生成多個m序列并且每一個m序列對應著一個確定的線性反饋函數：f（x）=其中cn-1-i∈GF（2）是反饋系數，ci∈GF（2）是每一位寄存器的狀態。使用m序列f（a）=1+a2+a3+a4+a8所生成的數字信號，是一種常用的產生m序列偽隨機信號方法，可以通過FPGA的線性移位寄存器發生器生成數字信號和相應的時鐘信號，這樣產生的信號誤差很小，并且可以輸出TTL電平，使用方便。同時，也可以采用對任意級數的m序列發生器進行Verilog語言進行編程的產生方法，來滿足產生任意級數的m序列發生器的要求。原理是m序列發生器是在多級移位寄存器的基礎上產生多個m序列，并且每一個m序列都相應存在確定的反饋的函數。結合FPGA芯片的特點和反饋移位寄存器的邏輯功能，實現D觸發器串接，即能生成m偽隨機序列信號。

1.4 DDS信號的生成

直接數字合成(Direct Digital Synthesis，簡稱DDS)，又稱為直接數字頻率合成(DDFS)。DDS的出現改變了以往的采用RC振蕩電路、直接頻率合成、鎖相環等傳統的頻率合成方法。它以固定的精確時鐘源為基準，利用數字處理模塊產生頻率和相位均可調的輸出信號。DDS理論依據是時域抽樣定理，即一個頻帶限制在(0，f/2)Hz范圍內的時間信號f（t），如果以T=1/f秒的間隔對它進行等間隔抽樣，則該信號f（t）可以由其采樣值完全地恢復。DDS正是基于此原理，將一個階梯化的信號(采樣信號)通過理想低通濾波器得到原始的連續信號。DDS的基本結構包括：相位累加器、存儲器ROM、數模轉換器DAC等，其原理框圖如圖3所示。

圖3 DDS信號生成的原理框圖

DDS輸出信號的頻率與時鐘頻率fc以及頻率控制字K，累加器位數N之間的關系如式下所示：

當K=1時，DDS輸出最低頻率(也即頻率分辨率)為fc/2N。因此，只要N足夠大，DDS可以得到很細的頻率間隔，要改變DDS的輸出頻率，只要改變K即可。本雷達訓練干擾機使用的是AD9850來產生DDS信號。

1.5 m序列疊加DDS信號

將FPGA產生的m偽隨機序列信號與AD9850產生的DDS信號通過加法器進行疊加。其中，FPGA采用Cyclone IIEP2C8Q208芯片。其等效門數為42萬門，內嵌乘法器時鐘采用50MH有源晶振，通過EP2C8內部PLL3倍頻到150 MHz作為系統全局時鐘，因此，為了提高量化精度，必須提高D/A轉換的位數。同時，為了提高帶寬和轉換速率，必須提高D/A轉換的采樣速率，所以D/A器件選用Analog Device公司的AD9752。該芯片是單電源供電的低功耗電流輸出型的12位并行高速數模轉換器，支持速率高達125MSPS，建立時間不大于35ns，轉換精度為1/4 LSB，能夠滿足系統對D/A的要求。最后，將得到的數字序列分別通過高速D/A轉換器、低通濾波器和運算放大器轉換為所需要的某型號雷達噪聲干擾信號。

2 在雷達訓練干擾機的應用

經過上面的分析，具體把這種噪聲信號源應用到某雷達訓練干擾機，將這個信號經過微波固態振蕩源的功率放大，通過天線輻射出最終的干擾信號，某雷達訓練干擾機使用ARM7來控制微波固態振蕩源的功率大小，提供良好的人機交互方式（包括矩陣鍵盤和液晶顯示屏），方便使用。具體的實現方法如圖4所示。

圖4 雷達訓練干擾機整體設計方法

3 結束語

采用上述信號的雷達干擾訓練器在雷達附近工作時，雷達顯示器上出現了明顯的干擾噪聲，如圖5所示。測試結果表明：使用了m序列疊加DDS信號源的雷達干擾訓練器干擾了雷達正常工作。波形顯示正常，無明顯失真；從輸出指定幅度的波形上來看，波形穩定，幅度值誤差在1%以內，達到了預期效果。

圖5 某雷達訓練干擾機在雷達車上的實際干擾效果圖

[1]曾菊容.基于FPGA和DDS技術的任意波形發生器設計[J].現代電子技術，2010（24）：98-100.

[2]高 望.直接數字頻率合成技術及其雜散分析[D].南京：南京理工大學，2002.

[3]熊 燕.直接數字頻率合成器的頻譜分析及ROM壓縮算法研究[D].廣州：中山大學，2005.

[4]楊玉梅.直接數字頻率合成器(DDS)雜散譜計算機仿真[D].成都：電子科技大學，2000.

[5]李 燁.長周期偽隨機序列局部性能分析和快捕獲及其應用[D].成都：電子科技大學，2002.

[6]任建新，余樂永，張 鵬.基于FPGA的高精度信號發生器的實現與優化[J].測控技術，2011，30(1):13-16.

[7]周紅艷.一種基于DDS的函數發生器[J].機電工程，2011，28(1):83-86.

[8]向道樸.寬帶步進頻率雷達信號源的設計與實現[D].長沙:國防科技大學，2006.

[9]王元華.基于DDS技術的虛擬式任意波形發生器研究[D].濟南:山東大學，2007.

[10]王 琪，鄒向陽，胡巍彪.雷達干擾訓練器噪聲干擾源的設計[J].自動化儀表，2010,633-634.