GNSS模擬器中頻源D／A設(shè)計與實現(xiàn)＊

盧 杰，張 波，楊東凱

（北京航空航天大學(xué)電子信息工程學(xué)院，北京100191）

0 引 言

GNSS衛(wèi)星信號模擬器用來實時模擬不同條件下接收機(jī)天線端接收到的多路衛(wèi)星信號。可充分模擬動態(tài)載體運動過程中接收機(jī)遇到的各種復(fù)雜情況，為接收機(jī)特別是兼容接收機(jī)的研制開發(fā)、測試階段提供仿真環(huán)境，同時也可用于系統(tǒng)級仿真驗證和系統(tǒng)兼容性測試從而可在系統(tǒng)建設(shè)論證初期完善設(shè)計方案。

GNSS模擬器主要由上位機(jī)、中頻和射頻模塊三部分組成，而中頻模塊作為信號產(chǎn)生的主體部分是整個系統(tǒng)的一個重要部分。中頻模塊接收上位機(jī)數(shù)據(jù)轉(zhuǎn)換為導(dǎo)航信號，然后進(jìn)行數(shù)模轉(zhuǎn)換生成中頻模擬信號給射頻模塊。設(shè)計了一個基于AD9779A的中頻模塊，通過將FPGA產(chǎn)生的GNSS信源基帶數(shù)字信號轉(zhuǎn)換成可供正交調(diào)制的I、Q兩路模擬中頻信號。

1 系統(tǒng)架構(gòu)

GNSS模擬器在中頻模塊一般先產(chǎn)生基帶數(shù)字導(dǎo)航信號，所以導(dǎo)航信號在數(shù)模轉(zhuǎn)換的同時要求進(jìn)行上變頻。根據(jù)系統(tǒng)分析GNSS模擬器數(shù)模轉(zhuǎn)換的總體設(shè)計如圖1所示，主要包括信號生成模塊、時鐘模塊、A／D控制模塊和數(shù)模轉(zhuǎn)換模塊。本設(shè)計通過FPGA接收上位機(jī)數(shù)據(jù)產(chǎn)生數(shù)字基帶導(dǎo)航信號，然后A／D控制模塊使AD9779A實現(xiàn)相關(guān)寄存器的配置并在時鐘模塊提供的基準(zhǔn)差分時鐘下進(jìn)行采樣完成帶上變頻功能的數(shù)模轉(zhuǎn)換。

圖1 總體設(shè)計框圖

上變頻功能的數(shù)模轉(zhuǎn)換主要有兩種實現(xiàn)方式：1）數(shù)字信號在上變頻的基礎(chǔ)上進(jìn)行數(shù)模轉(zhuǎn)換；2）數(shù)模轉(zhuǎn)換后對模擬信號進(jìn)行上變頻。AD9779A具有帶上變頻功能的數(shù)模轉(zhuǎn)換，將數(shù)字信號轉(zhuǎn)換模擬信號同時進(jìn)行上變頻從而使設(shè)計簡單、容易實現(xiàn)。本文的重點是對AD9779A電路設(shè)計和功能配置。

2 AD9779A相關(guān)電路設(shè)計［1］

AD9779A是Analog Devices公司生產(chǎn)的16位雙通道、高動態(tài)范圍的數(shù)模轉(zhuǎn)換芯片，提供1 Gsps采用率。還包含低噪聲高性能的PLL時鐘倍頻電路，可以減少板級時鐘輸入的負(fù)擔(dān)。

2.1 差分時鐘電路設(shè)計

AD9779A通過兩種模式提供DAC采樣時鐘：第一種是采用片內(nèi)時鐘倍頻器，能接受一個較低輸入頻率工作的參考時鐘；第二種模式是旁路時鐘倍頻電路，讓DACCLK直接通過REFCLK引腳提供。無論何種情況要求REFCLK信號抖動很低，盡可能提高DAC噪聲性能。差分時鐘的質(zhì)量關(guān)系整個數(shù)模轉(zhuǎn)換的性能，是正確采樣和內(nèi)插的根本。

因為高頻信號會引起信號之間的互相干擾，而且穩(wěn)定度也差，本設(shè)計采用第二種方式通過FPGA提供較低頻率的差分時鐘信號（50MHz），當(dāng)擺幅達(dá)到1.6V峰峰值，PLL就能實現(xiàn)最佳幅值。

參照AD9779A手冊的REFCLK的電氣規(guī)范要求DAC時鐘輸入差分峰峰值電壓為800mV，共模電壓為400mV.REFCLK的差分時鐘由Virtex6提供，為使差分峰峰值電壓達(dá)到800mV，采取LVPECL＿25差分標(biāo)準(zhǔn)。但REFCLK的共模電壓達(dá)到1.2V，為提供400mV共模電壓，所以對FPGA提供的差分時鐘進(jìn)行交流耦合，再加外部400mV的共模電壓，電路設(shè)計如圖2所示。

圖2 差分時鐘電路設(shè)計

2.2 AD9779A外部模擬濾波器設(shè)計

AD9779A輸出的差分模擬信號耦合輸入一個抗混疊濾波器，再經(jīng)過放大器提高信號增益，提供給射頻模塊。GNSS導(dǎo)航信號（載波頻率210 MHz，帶寬2.046MHz）處理過程和時鐘源中參雜很多低頻分量，所以濾波器設(shè)置為高通濾波器。具體電路如圖3所示。

因為載波頻率達(dá)到210MHz而信號帶寬很窄，對信號放大很難找到現(xiàn)成的放大器，本設(shè)計采用2SC3355三極管放大電路實現(xiàn)。

圖3 模擬高通濾波器設(shè)計

2.3 其它相關(guān)設(shè)計

本設(shè)計通過FPGA實現(xiàn)控制模塊對整個系統(tǒng)的控制。控制模塊接收上位機(jī)數(shù)據(jù)，使信號生成模塊產(chǎn)生GNSS模擬器的I／Q兩路基帶數(shù)字信號。為實現(xiàn)模擬中頻輸出分別將I／Q兩路信號送給的端口1和端口2，各ADC均從專用輸入端口接收數(shù)據(jù)，使AD9779A工作在雙端口模式。雙端模式下發(fā)送使能端口（Txenable）用來關(guān)斷數(shù)字?jǐn)?shù)據(jù)路徑，設(shè)計中將此管腳與FPGA相連配合自動掉電使能位控制器件掉電和休眠功能，從而降低功耗。AD9779A的SPI四根接口線與控制模塊相連，配合通過FPGA控制模塊的設(shè)計實現(xiàn)在三線或四線模式下的數(shù)據(jù)傳輸，從而實現(xiàn)對各寄存器的配置。

AD9779A采用先進(jìn)的0.18μm CMOS工藝制造，采用1.8V和3.3V電源總功耗為1.0W.AD9779A支持的最高采樣速率為1 100MHz，但對DVDD18和CVDD18有限制。通過12V直流穩(wěn)壓電源轉(zhuǎn)換實現(xiàn)供電，采取TPS73801轉(zhuǎn)換芯片提供3.3V，為更好實現(xiàn)穩(wěn)定度，1.8V在3.3V的基礎(chǔ)上通過LT1963A轉(zhuǎn)換實現(xiàn)。

3 AD9779A寄存器配置［3］

AD9779A是通過SPI接口與外部控制模塊通信，設(shè)置各種功能達(dá)到設(shè)計的要求。采用標(biāo)準(zhǔn)的四根接口線進(jìn)行通信，當(dāng)然也可以配置為3線SPI接口。通過串行接口實現(xiàn)與外部通信讀取控制字，從而可以設(shè)置優(yōu)化各種功能達(dá)到最佳性能。通信周期可分為兩個階段：第一階段是指令周期，與前8個SCLK上升沿重合。指令周期提供數(shù)據(jù)傳輸周期的信息，包括數(shù)據(jù)傳輸是讀操作還是寫操作，數(shù)據(jù)傳輸有多少字節(jié)以及起始寄存器地址。第二階段是實際進(jìn)行數(shù)據(jù)傳輸?shù)碾A段，根據(jù)指令字節(jié)提供的信息配置內(nèi)部相關(guān)寄存器。通信方式支持單字節(jié)或多字節(jié)傳輸，包括高位優(yōu)先和低位優(yōu)先格式。

AD9779A內(nèi)部總共32個寄存器，每個寄存器8位，每位都有自己特定的功能。根據(jù)具體設(shè)計要求設(shè)定寄存器，所有不用寄存器位應(yīng)保持器件默認(rèn)值。寄存器控制功能主要分?jǐn)?shù)字控制、同步控制、PLL控制、通道I／Q控制和中斷控制，本設(shè)計重點通過數(shù)字控制和PLL控制實現(xiàn)信號上變頻數(shù)模轉(zhuǎn)換。

3.1 AD9779A的數(shù)字控制配置

數(shù)字引擎采用集插值濾波器和數(shù)字正交調(diào)制器于一體的創(chuàng)新濾波器結(jié)構(gòu)，所以能執(zhí)行數(shù)字正交上變頻。數(shù)字控制主要通過設(shè)置0x01和0x02寄存器，設(shè)置插值系數(shù)、濾波器調(diào)制模式和數(shù)據(jù)格式等實現(xiàn)。

本設(shè)計中為了實現(xiàn)信號從10MHz上變頻到帶寬為2.046MHz的210MHz中頻信號。因信號帶寬較窄且為實現(xiàn)上變頻后載波頻率，可知道將AD9779A設(shè)置為對數(shù)據(jù)進(jìn)行8倍內(nèi)插的無偏移的fDAC／4濾波器調(diào)制模式。因輸入數(shù)據(jù)為互相正交的兩路基帶調(diào)制正弦波信號，數(shù)據(jù)格式設(shè)為二進(jìn)制補(bǔ)碼形式。雙通道模式下復(fù)數(shù)信號的實部和虛部分別出現(xiàn)在數(shù)字輸入端口1和端口2經(jīng)復(fù)數(shù)載波調(diào)制，DAC輸出分別代表輸入信號的實部和虛部，因此同時設(shè)置使能16位數(shù)據(jù)P1D和P2D，且輸出I／Q路都被使能輸出。為了配合AD9779A自動調(diào)整采用時鐘和輸入數(shù)據(jù)之間的采樣位置優(yōu)化數(shù)據(jù)采用結(jié)果，使能DATACLK DELAY和反sinc濾波器，使輸出的模擬信號變平坦。

3.2 AD9779APLL的配置

PLL配置［2］是AD9779A配置中的另一個重點，這個模塊提供DAC采樣時鐘直接影響D／A實現(xiàn)，其中相關(guān)的主要是0x08和0x09寄存器。AD9779A的PLL VCO（壓控振蕩器）最佳工作范圍1.0～2.0GHz，時鐘倍頻電路從較低頻率的REFCLK輸入產(chǎn)生DAC采樣時鐘，同時使VCO輸出頻率fvco鎖定在相應(yīng)的頻帶內(nèi)。

根據(jù)數(shù)字控制配置可知為實現(xiàn)中頻載波210 MHz可求的fDAC為800MHz，同時為VCO在工作范圍內(nèi)通過公式（1）和（2），可知道通過FPGA產(chǎn)生50MHz的REFCLK時鐘，同時設(shè)置N1和N2分別為16和2可以實現(xiàn)功能要求。

PLL在環(huán)境溫度下的頻帶優(yōu)化鎖定，AD9779A的VCO有效運行范圍里有63個頻率重疊帶。對于期望的VCO輸出頻率有多個有效的PLL頻帶供選擇，且會隨溫度的變換而變換，各頻帶中心頻率隨溫度的升高而降低，隨溫度的降低而升高。每個器件在特定的溫度下都有一個最優(yōu)的PLL頻帶值，不同器件之間也有30～40MHz的誤差。器件具有片內(nèi)PLL頻段自動選擇特性，當(dāng)使能時將自動確定給定溫度下的最佳PLL頻段設(shè)置，且此值在溫度±60℃變化幅度內(nèi)始終有效。因模擬器通常工作在室溫條件下，通過讀取可知設(shè)置VOC的頻率范圍為100 111.

4 系統(tǒng)實現(xiàn)與驗證

GNSS模擬器數(shù)模轉(zhuǎn)換設(shè)計中FPGA主要實現(xiàn)信號生成模塊、時鐘模塊和A／D控制模塊［4］。FPGA通過接收上位機(jī)數(shù)據(jù)產(chǎn)生數(shù)字基帶導(dǎo)航信號，A／D控制模塊使AD9779A實現(xiàn)相關(guān)功能。設(shè)計的重點是A／D控制模塊，通過本模塊根據(jù)上文所分析的寄存器配置實現(xiàn)AD9779A的功能，從而實現(xiàn)上變頻的數(shù)模轉(zhuǎn)換。

通過產(chǎn)生GPS的L1的C／A碼基帶數(shù)字導(dǎo)航信號，A／D控制模塊使得AD9779A在時鐘模塊提供參考時鐘（REFCLK）基礎(chǔ)上輸出中頻模擬信號。通過示波器和頻譜儀觀察模擬器數(shù)模轉(zhuǎn)換設(shè)計的GNSS導(dǎo)航信號，通過分析驗證設(shè)計正確。測試結(jié)果如圖4和5所示。

圖4 模擬源正弦信號

圖4示出了基帶數(shù)字導(dǎo)航信號經(jīng)AD9779A轉(zhuǎn)換后輸出的中頻模擬信號，圖5則是相應(yīng)的頻譜圖。通過觀察可知輸出的載波中心頻率為210 MHz，帶寬為2.04MHz.理論輸出應(yīng)該是在210 MHz的載波上調(diào)制1.023MHz的導(dǎo)航數(shù)據(jù)，符合設(shè)計要求只是存在小量的低頻分量。射頻板具有濾波功能，可直接輸入本中頻信號。

圖5 模擬源信號頻譜

5 結(jié) 論

通過電路設(shè)計、寄存器配置和系統(tǒng)實現(xiàn)和驗證等三個部分，介紹如何實現(xiàn)GNSS模擬源數(shù)模轉(zhuǎn)換設(shè)計。AD9779A是中頻源設(shè)計的關(guān)鍵部件，實現(xiàn)數(shù)模轉(zhuǎn)換同時進(jìn)行信號上變頻。通過測試頻譜符合設(shè)計要求，仍然有雜散信號存在特別是基帶載頻的泄漏，通過外部濾波器的性能和AD9779A的寄存器配置上著手考慮進(jìn)一步優(yōu)化信號質(zhì)量。

本設(shè)計與以往設(shè)計［5］中采用將數(shù)字信號先進(jìn)行內(nèi)插到所需中頻再進(jìn)行數(shù)模轉(zhuǎn)換相比具有設(shè)計簡單、易于集成和模塊化。所述的數(shù)模轉(zhuǎn)換已經(jīng)在多星座可重構(gòu)GNSS仿真驗證平臺的模擬器設(shè)計中成功應(yīng)用。

［1］ 徐啟炳，張立新.Cadence高速電路板設(shè)計與仿真［M］.北京：電子工業(yè)出版社，2009.

［2］ ANALOG DEVICES.AD9776A／AD9778A／AD9779A Dual，12－／16－Bit，1GSPS Digital－to－Analog Converters Data Sheet（Rev.B）［R］.2008.

［3］ 蔡 翔，伍彩琴.AD9779A的寄存器配置及PLL頻帶優(yōu)化［J］.單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2011，11（1）：36－39.

［4］ 田 耘，徐文波.Xilinx FPGA開發(fā)實用教程［M］.北京：清華大學(xué)出版社，2008.

［5］ ZHU Yuhong，KOU Yanhong，CHANG Qing，et al.Hardware design and implementation of a multichannel GPS simulator［C］／／International Telemetering Conference，USA.2004.