基于Avalon總線的圖像處理IP核的設計

摘 要： IP核是SoPC系統的重要組成部分，針對如何高速、有效地實時處理圖像的問題，提出了一種基于Avalon總線的圖像處理IP核的設計方法。根據最新的數字視頻國際編碼標準和顏色空間理論，用Verilog HDL硬件描述語言完成IP核的功能實現，IP核被設計為Avalon總線從端口，通過Avalon總線與Nios Ⅱ處理器進行通信。IP核通過SignalTap Ⅱ在線驗證，可修改其參數使之滿足不同系統的需求。該方法具有良好的通用性，提高了系統的兼容性，能幫助其他用戶明顯縮短實時圖像處理系統項目的研發周期、降低工作強度。

關鍵詞： SoPC； IP核； 圖像處理； Verilog HDL； Avalon總線； SignalTap Ⅱ

中圖分類號： TN964?34 文獻標識碼： A 文章編號： 1004?373X（2013）24?0086?04

Design of image processing IP core based on Avalon bus

CAI Guo?yang， ZHAO Yi， YU Liang?hui

（Nari Technology Development Co.， Ltd， Nanjing 210061， China）

Abstract： IP core is an important part of SoPC system. A method of designing the image processing IP core based on Avalon bus is proposed for fast and effective real?time image processing. The function of IP core is realized by Verilog HDL according to the latest international coding standard of digital video and the theory of color space. IP core is designed as Avalon slave port， which communicates with Nios Ⅱ through Avalon bus. IP core can meet the needs of different systems through online verification of SignalTap Ⅱ to modify IP core’s parameters. The method has strong universality， can improve the compatibility of the system and help other users to significantly cut down the development period and reduce the work intensity.

Keywords： SoPC； IP core； image processing； Verilog HDL； Avalon bus； SignalTap Ⅱ

0 引 言

設計實時圖像采集系統時，可通過硬件解碼芯片對模擬視頻信號進行解碼，得到符合國際標準ITU?R BT.656的數字信號。要得到有效圖像信號，還需對數據流做進一步處理[1]。近年來，由于FPGA的性能不斷提高，使得可編程片上系統（System on Programmable Chip，SoPC）的理念得以實現，這為實時圖像采集系統的設計提供了一種新的解決方案，即在Avalon總線上掛載IP核對圖像進行預處理[2]。Avalon總線是由Altera公司提出，用于連接Nios/Nios Ⅱ處理器與外設的總線結構。基于Avalon總線的SoPC結構可把處理器和各種外設的IP核、通信單元和控制單元集成到一塊FPGA芯片上[3?4]。

Altera提供很多免費的IP核，用戶也可以根據系統的需求自行設計或者購買第三方廠商的IP核，然后通過Avalon總線將其掛載到系統上[5]。

本文主要介紹用Verilog HDL語言設計圖像處理IP核內部功能模塊的過程，并對IP核涉及的理論和原理進行闡述，供其他開發者參考借鑒。……