一種基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)*

龔光松

(咸寧職業(yè)技術(shù)學(xué)院，湖北 咸寧 437100)

一種基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)*

龔光松

(咸寧職業(yè)技術(shù)學(xué)院，湖北 咸寧 437100)

隨著可編程邏輯器件的不斷發(fā)展，利用DDS技術(shù)原理在FPGA平臺(tái)上開發(fā)高性能的多種波形信號(hào)發(fā)生器與基于DDS芯片的信號(hào)發(fā)生器相比，具有成本低、在線更新、硬件開發(fā)軟件化、操作靈活等優(yōu)點(diǎn).本文介紹了一種基于FPGA的DDS函數(shù)信號(hào)發(fā)生器設(shè)計(jì)，實(shí)現(xiàn)了輸出100Hz～1MHz的正弦波、方波、三角波，頻率設(shè)置等功能，具有一定的實(shí)用價(jià)值.

FPGA;DDS;Quartus II 9.0

1 DDS基本原理

DDS技術(shù)產(chǎn)生波形的過程是:基于奈奎斯特(Nyquist)抽樣定理對(duì)需要產(chǎn)生的波形進(jìn)行采樣，經(jīng)量化后存入存儲(chǔ)器(例如，ROM)中作為待產(chǎn)生信號(hào)波形的數(shù)據(jù)表;在需要輸出波形時(shí)，從數(shù)據(jù)表中依次讀出數(shù)據(jù)，產(chǎn)生數(shù)字化的信號(hào)，這個(gè)信號(hào)再通過D/A轉(zhuǎn)換器和濾波器后就變成了所需的模擬信號(hào)波形.如果改變數(shù)據(jù)表中的內(nèi)容，就可以得到不同的信號(hào)波形.

DDS技術(shù)產(chǎn)生波形的原理框圖

2 DDS的FPGA實(shí)現(xiàn)方案

以FPGA平臺(tái)為核心，將各波形的幅值/相位量化數(shù)據(jù)存儲(chǔ)在ROM內(nèi)，按照設(shè)定頻率，以相應(yīng)頻率控制字DATA為步進(jìn)，對(duì)相位進(jìn)行累加，以累加相位值作為地址碼讀取存放在存儲(chǔ)器內(nèi)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和幅度控制、濾波即可得到所需波形.系統(tǒng)總體設(shè)計(jì)方框圖如圖所示.

DDS實(shí)現(xiàn)框圖

在FPGA中，地址計(jì)數(shù)器由地址加法器和并行數(shù)據(jù)鎖存器組成.加法器有兩個(gè)數(shù)據(jù)輸入端:一個(gè)輸入端B與數(shù)據(jù)鎖存器的輸出相連;另一個(gè)輸入端為相位增量DATA，又因?yàn)镈ATA是決定DDS輸出頻率的參量，因而又被稱為頻率控制字，存放DATA的寄存器被稱為頻率控制寄存器.電路工作原理如下:在頻率數(shù)據(jù)DATA的控制下，地址加法器的輸出結(jié)果為DATA+B，因此，在時(shí)鐘CP0的作用下，數(shù)據(jù)鎖存器的輸出數(shù)據(jù)D10～D0每次將增加DA TA.也就是說，DATA控制了地址加法器輸出的遞增速率.此例中，DA TA最小值為1，最大為值7(23－1).在時(shí)鐘CP0不變的情況下，DATA的大小控制著D10～D0從最小值變到最大值所用的時(shí)間.DATA大，每次相加運(yùn)算得到的結(jié)果就大，即數(shù)據(jù)存儲(chǔ)器的地址增長(zhǎng)快，地址循環(huán)一周(從D10～D0最小值0到最大值211－1)所需時(shí)間就短.由于數(shù)據(jù)存儲(chǔ)器每經(jīng)過一個(gè)循環(huán)就會(huì)輸出一個(gè)離散的正弦波數(shù)據(jù)，所以經(jīng)過D/A轉(zhuǎn)換器后，輸出的波形頻率就高，反之則頻率就越低.為保證輸出數(shù)據(jù)的精度，將數(shù)據(jù)D10～D0分為兩部分:高8位D10～D3與波形數(shù)據(jù)存儲(chǔ)器相連，低3位 D2～D0不用，這樣，D10～D3的數(shù)據(jù)不會(huì)大于1，從而能夠順序地從數(shù)據(jù)存儲(chǔ)器讀取數(shù)據(jù).

改變DATA的值就能改變輸出信號(hào)的頻率，數(shù)據(jù)存儲(chǔ)器中的全部數(shù)據(jù)被讀出一次的頻率為:

輸出信號(hào)頻率與頻率控制字成正比.根據(jù)采樣定理，所產(chǎn)生的信號(hào)頻率不能超過系統(tǒng)時(shí)鐘頻率的1/2.為了保證信號(hào)的輸出質(zhì)量，輸出信號(hào)的頻率不能高于時(shí)鐘頻率的33%.例如，在地址加法器數(shù)據(jù)位寬為m=15的情況下，欲得到一個(gè)步長(zhǎng)為500Hz的波形，則時(shí)鐘頻率f0為:

3 系統(tǒng)設(shè)計(jì)

3.1 系統(tǒng)參數(shù)設(shè)計(jì)

要輸出比較好的正弦波形，理論上正弦波ROM里的一個(gè)周期點(diǎn)的數(shù)量越多越好.經(jīng)過時(shí)序仿真，ROM中128或少于128個(gè)點(diǎn)仿真出來的波形都不太好.這里假設(shè)在ROM里取256個(gè)點(diǎn).根據(jù)頻率計(jì)算公式，要得到1MHz的波形，為了讓ROM中每一個(gè)點(diǎn)都被讀到，則n=8，所以f0/256=1MHz，由此系統(tǒng)時(shí)鐘f0要大于等于256MHz.過高的頻率可能會(huì)使電路板工作不穩(wěn)定.因此，選擇DE2能穩(wěn)定工作的150MHz時(shí)鐘作為系統(tǒng)時(shí)鐘.又要達(dá)到步長(zhǎng)小于等于100Hz，所以m大于等于21，取m=32.由于達(dá)不到256MHz以上，因此ROM中不可避免的有一些點(diǎn)沒有讀到，此時(shí)應(yīng)盡量將ROM中的點(diǎn)數(shù)取大.經(jīng)過仿真測(cè)試，1 024個(gè)點(diǎn)時(shí)得到的波形最好.綜上，取系統(tǒng)時(shí)鐘為150MHz，m=32，DATA為25位，ROM中點(diǎn)為1 024個(gè).

3.2 各模塊設(shè)計(jì)

3.2.1 建立正弦波形存儲(chǔ)器ROM

在使用QuartusII進(jìn)行開發(fā)時(shí)，正弦波形存儲(chǔ)器可以調(diào)用LPM_ROM模塊來實(shí)現(xiàn).為了對(duì)ROM模塊內(nèi)的數(shù)據(jù)進(jìn)行加載首先應(yīng)建立相應(yīng)的*mif(Memory Initial File)文件.它可以用C語言(或者M(jìn)atlab)編寫源程序，描述正弦方程式，然后生成.mif文件.

3.2.2 相位累加器和數(shù)據(jù)鎖存器設(shè)計(jì)

相位累加器是DDS系統(tǒng)設(shè)計(jì)的核心，它決定著頻率的范圍和分辨率.本設(shè)計(jì)采用的是32位的二進(jìn)制累加器和寄存器，其中累加器與寄存器在同一個(gè)模塊中，并去鎖存數(shù)據(jù)的高十位作為查表的地址值.Clk為系統(tǒng)時(shí)鐘，fre_word為輸入32位的頻率控制字，address為輸出后取十位的地址值.

相位累加器和正弦波模塊如下:

3.2.3 三角波的設(shè)計(jì)

三角波的生成原理，對(duì)輸入地址address的值進(jìn)行判斷，當(dāng)其最高位為0時(shí)，取地址的中間八位為輸出值，當(dāng)其最高位為1時(shí)，將中間八位取反后輸入.

三角波模塊如下:

3.2.4 方波的設(shè)計(jì)

其原理如下，當(dāng)?shù)刂窋?shù)據(jù)的最高位為0時(shí)，輸出為最大幅值為255.當(dāng)?shù)刂窋?shù)據(jù)的最高位為1時(shí)，輸出為最低幅值0.

方波模塊如下:

3.2.5 調(diào)整頻率模塊設(shè)計(jì)

更改頻率實(shí)質(zhì)上就是改變頻率控制字的值.設(shè)計(jì)中采用四個(gè)撥碼開關(guān)控制調(diào)整頻率的檔位，另三個(gè)按鍵分別控制reset(頻率回到初始狀態(tài)的1MHZ)，plus(加頻率)，sub(減頻率).采用兩個(gè)模塊設(shè)計(jì)，頻率檔位模塊和頻率調(diào)整模塊.根據(jù)頻率計(jì)算公式，步進(jìn)值為100Hz、1KHz、10KHz、100KHz時(shí)頻率控制字的改變量分別為 2 863、28 633、286 331、2 863 312，初始1MHz時(shí)頻率控制字為28 633 115檔位模塊設(shè)計(jì)如下:

頻率調(diào)整模塊設(shè)計(jì)如下:

3.2.6 D/A 轉(zhuǎn)換電路

數(shù)據(jù)轉(zhuǎn)換器輸出的數(shù)據(jù)是數(shù)字形式的電壓值，為實(shí)現(xiàn)數(shù)字電壓值與模擬電壓值之間的轉(zhuǎn)換，系統(tǒng)還專門設(shè)計(jì)D/A轉(zhuǎn)換電路，其D/A轉(zhuǎn)換電路原理圖如圖所示.

4 結(jié)果驗(yàn)證

仿真結(jié)果:

用示波器觀察波形，在200KHz觀察到的各種波形沒有明顯失真，能夠正常通過按鍵切換波形和調(diào)整頻率.觀察結(jié)果表明，該系統(tǒng)輸出的各種波形穩(wěn)定，與設(shè)計(jì)要求一致.

5總結(jié)

本文在DDS工作原理的基礎(chǔ)上，介紹基于FPGA實(shí)現(xiàn)DDS的設(shè)計(jì)方案，從測(cè)試結(jié)果可看出，該系統(tǒng)工作穩(wěn)定，并具有一定的實(shí)用價(jià)值.

［1］Van Putten，Middeiheok S.Integrated silicon anemometer［J］.Eiectronic Letters，1974，(10).

［2］閻石.數(shù)字電子技術(shù)基礎(chǔ)(第四版)［M］.北京:高等教育出版社，1998.

［3］田良.綜合電子設(shè)計(jì)與實(shí)踐［M］.南京:東南大學(xué)出版社，2002.

［4］毛敏，鄭珍，周渭.基于DDS的低通濾波器的設(shè)計(jì)與實(shí)現(xiàn)［J］.電子技術(shù)，2006，(3):17 ～20.

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2012－03－05