一種數字無線收發系統設計

方 勉，文繼國

（成都信息工程學院 電子工程學院，四川 成都 610225）

由于無線信息傳輸有著方便、低成本等諸多優點，近年來各種無線通信系統逐漸成為通信市場和研究的熱點，其中具有數字中頻的無線通信系統因為結構開放，易于升級等特點，成為了熱點中的熱點。無線收發系統中，采用可編程數字芯片，把模擬電路簡單化，成為現在的主流趨勢。數字濾波器、DDC、DDS廣泛的應用于無線收發系統中。該無線收發系統中，調制與解調算法并不復雜，所以不需要DSP進行算法處理，只采用FPGA進行數字頻率合成與數字解調。不僅使得電路設計簡單化，同時可以節約成本。

1 系統硬件結構

無線收發系統由兩部分組成：發射機和接收機。發射機將頻率較低的信號通過上變頻、濾波、放大等操作，得到具有一定功率的信號，發射到自由空間并較好地傳播。接收機的主要功能是從空間中接收到微弱的信號，放大后下變頻到中頻或基帶由解調器解調，實現中頻頻信號到基帶信號的轉換。

1.1 發射機系統結構

射頻發射系統的構架一般來說主要有兩種拓撲結構，一種是調試和上變頻集成在一起的直接上變頻結構；另一種是調制和混頻兩個步驟分離的兩級結構，這種結構先進行調制再通過混頻器頻譜搬移到載波頻率。兩級結構因為發射頻率和本振頻率相隔較遠，通過混頻器后的濾波器可以很好地隔離反射信號，保證了本振信號的純凈，雖然與直接上變頻相比較，兩級結構會產生其他頻率信號，但是由于與所需要的信號相隔較遠，依靠濾波器也可以比較容易的濾除。該發射系統采用兩級結構，將采集到的外部語音信號（模擬或數字信號）通過ADC輸入到FPGA內部，進行FM調制后由DAC輸出攜帶語音信息的10.7 MHz中頻信號，將10.7 MHz中頻信號與本振信號混頻產生433 M的射頻信號，再經過放大器模塊，得到具有一定功率的信號（500 mW）并有效發射。主要由A/D、D/A轉換，FPGA數字中頻，濾波器模塊、混頻器模塊、放大器模塊和天線組成。

圖1 發射系統結構框圖Fig.1 Structure diagram of the wireless transmission system

1.2 接收機系統結構

接收機采用低中頻接收機結構[1]，低中頻接收機（Low IF Receivers）是從零中頻接收機發展而來的。射頻信號經過正交下變頻，經過低通濾波器輸出兩路低中頻的I/Q信號，如果所需信號為高邊帶，則將Q路信號90°移相相加后即可得到高邊信號，抑制低邊鏡像；反之，若所需信號為低邊帶，則I路信號-90°移相后與Q路信號相加或I路信號90°移相后與Q路信號相減后得到低邊帶信號，抑制高邊鏡像[5]。由于下變頻后信號不再處于基帶，這樣就消除了直流偏移和散射噪聲的影響。天線將接收到得433.9 MHz的信號經過低噪聲放大器（LNA）放大后，通過433 MHz聲表面濾波器（SAW），選出所需信號并抑制鏡像信號，然后經過混頻器下變頻，得到10.7 MHz中頻信號，經過中頻濾波器進入帶自動增益控制（AGC）的中頻放大器，得到功率要求足夠的中頻，通過模數轉換（ADC），進入FPGA中頻處理器進行解調，輸出基帶信號。

圖2 接收系統結構框圖Fig.2 Structure diagram of the wireless receiver system

2 系統電路設計

2.1 濾波器

系統所需濾波器，一種是10.7 MHz帶通濾波器，此濾波器使用陶瓷晶體濾波器可以達到要求；另一種是在低噪聲放大器和混頻器后濾除若干不需要的信號帶通濾波器，混頻后產生的頻率除了需要的433 M信號外，還有本振信號、412.52 MHz鏡像頻率以及其他交調信號和雜散信號等不需要的信號。由于頻率很接近，濾波器要具體好的頻率選擇性，聲表面濾波器具有優良的頻率選擇性、傳輸損耗小、EMI性能好、可靠性高等特點，RF1172C一款低損耗經濟聲表面波（SAW）濾波器，專為需要選擇433.92 MHz頻率的 10.7 MHz中頻無線系統設計，外部匹配電路簡單。通過smith圓圖匹配輸入輸出阻抗，可達到系統要求。

圖3 SAW濾波器電路圖Fig.3 Circuit diagram of SAW filter

2.2 本 振

收發系統中頻率源為混頻器提供本振信號，要求頻率源輸出頻率穩定度高。ADF4350是ADI公司的集成VCO（壓控振蕩器）寬帶頻率合成器，輸出頻率范圍137.5～4 400 MHz。ADF4350需結合外部參考源以及環路濾波器使用，可實現小數N分頻或整數N分頻。片內寄存器均通過簡單的三線借口進行控制。參考源頻率由16 M晶振提供，選擇合適的分頻參數，通過單片機對寄存器進行操作，ADS軟件進行環路濾波器仿真后得到422.2 M的本振頻率。電路圖如圖4所示。

圖4 ADF4350電路結構圖Fig.4 Circuit diagram of ADF4350

2.3 混頻器

輸出信號頻率等于兩輸入信號頻率之和、差或為兩者其他組合的電路。ADI公司生產的AD8342芯片是一款集成有源寬帶混頻芯片，各個信號端口的輸入輸出頻率范圍都能夠達到LF-3 GHz，中頻（IF）端為差分輸出，單端阻抗為 50 Ω，電路圖如圖5所示。

2.4 放大器模塊

圖5 混頻器電路結構圖Fig.5 Circuit diagram of mixture

在發射系統中，在混頻器經過濾波后的放大器，將混頻器輸出的功率較小的433.92 MHz信號放大到適當功率，使后面的功放工作在最佳狀態。輸出功率的設計指標（500 mW）末級功放需要首先被確定，末級功放使用了高線性度的中功率功放AH102，增益約為12 dB，輸出功率27 dBm，而混頻器的輸出功率約為0 dBm，所以放大器的增益要求要高于15 dB，輸出1 dB壓縮點高于15 dBm，才能保證輸出功率。SGA-4586是RFMD生產的一款HBT可級聯增益組件，其工作頻率范圍為DC-4000 MH。工作在433 M時，增益大于25 dB，放大器內部已為輸入輸出端口做了50 Ω匹配，外圍只要連接必要的供電電路、RFC電路、隔直電路即可正常工作。另一個是射頻功率放大器 （RFPA），經過前級SGA-4586放大器放大后，再輸入到末級功率放大器，獲得足夠的射頻功率以后，才能饋送到天線上輻射出去。設計中要求末級輸出功率要達到500 mW，所以功放的選擇要選擇最大輸出功率大于500 mW，即OP-1 dB要大于27 dBm，工作頻率覆蓋433.92 MHz，增益足夠大的芯片。AH102的工作頻段為350～3 000 MHz，供電電壓為8.5 V時，電流大小為260 mA，功率2.21 W，此時輸出功率537 mW（27.3 dBm），所以功放熱損耗為1.67 W，功放模塊必須加裝散熱片，保證功放芯片的溫度不至于過高。

在接收系統中的低噪聲放大器（LNA），一種位于放大鏈路輸入端，針對給定的增益要求，引入盡可能小的內部噪聲，并在輸出端得到最大可能的信噪比而設計的放大器。接收機接入的LNA是為了對天線接收的微弱信號進行放大，再對信號做相應的處理。SPF-5043是RFMD公司生產的高性能晶體管單片微波集成電路低噪聲放大器，應用頻率50～4 000 MHz。當工作在433 M時，增益大于18 dB。噪聲系數低于0.8 dB。輸入輸出端口皆有內部匹配，接上耦合電容即可。

3 數字中頻處理器

與傳統的超外差接收機相比，數字中頻結構，在發送端，基帶信號經過內插、濾波，I/Q調制后，進行D/A變換，變成中頻模擬信號。在接收端ADC直接對中頻信號進行采樣，采樣后由數字下變頻進行I/Q解調、抽取、濾波、然后送往基帶處理。

3.1 FM調制

如圖6所示為FM信號發生器在FPGA中的實現框圖[2]，頻率控制字A控制調制信號頻率，B控制載波中心頻率。相位累加器由加法器和寄存器組成，總的調制原理就是，周期變化的調制信號作用于控制載波頻率的相位累加器B原本固定的步長，是總的步長產生周期性變化，從而實現載波頻率在中心頻率附近的周期變化，得到FM 信號。表達式：y（t）=sin[（2πPfclk/2N）（Δ+2NPmsinωt/2πPfclk）]t，其中 fclk為輸入時鐘頻率，鎖相環頻率系數為P，計數器位數N。只需要把產生信號頻率為 fc的基礎上把步長 Δ 改變為 Δ+2NPmsinωt/2πPfclk，把2NPmsinωt/2πPfclk整體進行查表處理，同時頻偏控制字Pm的計算，Pm=2π×Δ fmax，其中 Δ fmax為允許的最大頻偏。

圖6 FM調制框圖Fig.6 Structure diagram of FM

3.2 FM解調

在接收端，對中頻信號采用正交解調[3]和欠抽樣[4]，將AD采集信號同步化，然后分別與數控振蕩器（NOC）產生的正、余弦同頻信號相乘，即為數字下變頻模塊，通過后級數字濾波器濾除相乘后的高頻的分量濾除，得到搬運后的信號。根據軟件無線電的流程、正交解調與通帶采樣原理[2]，可在MATLAB下的SIMULINK中搭建模型進行接收機的原理性仿真，模型如圖7所示。

正交解調模型在FM_QIDECODER_10.7M中，如圖8所示，在模型中，通過FM Modulator Passband產生中心頻率為10.7 MHz，頻偏為75 kHz的調制信號，經過采樣率轉換后，信號傳輸給解調模塊進行解調。FM_DECODER模塊中先和產生的正弦余弦信號混頻，產生IQ兩路信號，然后通過梳狀濾波器（CIC），半帶濾波器（HB），以及 FIR低通濾波器，最后通過鑒頻模塊后，進入后級濾波器輸出解調信號。

圖7 接收機SIMULINK模型Fig.7 SIMULINK model of receiver

編寫整個接收機程序后，通過QUARTUS II產生仿真文件，并使用modeslim進行功能性仿真，結果如圖 9，clk為系統時鐘，reset為復位引腳，DA_data為調制波信號，sin_data為原信號。 其中 fc=100 kHz， Δfmax=75 kHz， fin=10 kHz，由圖可見波形符合理論研究，滿足設計要求。

3.3 中頻數字軟件處理

圖8 正交解調模型Fig.8 Model of quadrature demodulation

圖9 發射機FM調制波形Fig.9 FM modulation waveform of transmitter

無線收發系統的程序采用Verilog HDL編寫，頂層文件用BDF原理圖，文件直觀的表示出來。發射機程序軟件系統中，由按鍵選擇原信號為外部AD信號，或者是內部ROM表產生。當由內部ROM表產生時，即用上述相位累加器原理，在 ROM 表中存儲 sin（2πfoutt）*1 000*228/160 000 000（輸入時鐘頻率為160 M，鎖相環頻率系數為1，計數器位數為28）產生頻率為fout=fclk/2N的原信號，然后與頻偏fmax/1 000相乘，在通過加法器與載波中心頻率控制字相加，得調制波的控制字，然后通過相位累加器，產生調制波信號，通過DA輸出。當由串行16位AD采集外部音頻信號時，舍去數據低四位只保留12位數據，乘上小數0.8，再與頻偏fmax/1 000相乘，與載波中心頻率控制字相加，得到調制波控制字，通過相位累加器產生調制波信號，通過DA輸出。

在接收機程序軟件系統中，通過FIFO將AD采集信號同步化，然后分別與NOC產生的正、余弦同頻信號相乘，即為數字下變頻模塊，通過后級數字濾波器濾波，將相乘后的高頻分量濾除，得到搬運后的信號。由于采樣率為10 MHz，因此必須在濾波器中加入抽取部分，采用3級濾波。為保證頻譜在抽取后不發生頻率混疊，采樣率抽取后必須大于兩倍信號帶寬，即4倍頻偏，FM信號最大頻偏為75 kHz，因此最多抽取20倍。在程序中先由5階CIC濾波器5倍抽取，得到2 MHz的采樣信號，再由10階HB濾波器2倍抽取，得到1 MHz采樣信號，由于HB濾波器在通帶有相應的損耗，所以后級加入一級FIR濾波器，進行補償。最后采用15階FIR低通濾波器進行2倍抽取，得到500 kHz的采樣信號后，送入鑒頻模塊，得到原信號。 原信號為音頻信號，采樣率最多只有20 kHz，500 kHz的采樣率依然可以進行抽樣。在后級DATA_OUT模塊中，通過一級CIC濾波器和兩級FIR濾波器，最后將信號還原，送入DA輸出。

圖10 發射機BDF原理圖Fig.10 Transmitter BDF functional diagram

采用CDCE925模塊為AD，DA的外部時鐘驅動芯片的驅動程序，采用IIC協議編寫。DA_process為外部音頻時鐘的程序驅動，其余模塊按照上述原理性框圖編寫

在硬件實現上，主控芯片采用ALTERA公司的EP3C10E144T，晶振采用20M有源晶振，串行AD采用音頻ADTLC4541，串行DA采用DAC7513，使用 DAC902E輸出中頻信號，AD9215采集中頻信號。考慮到FPGA管腳輸出的時鐘抖動過大，因此采用CDCE925可編程時鐘合成器給高速AD/DA提供時鐘。經試驗發射機的頻率分辨率為0.596 Hz，接收機的中頻采樣頻率為10.7 MHz。

4 結 論

該設計采用FPGA作為數字中頻處理器，搭建收發系統，對原理及軟硬件實現方法進行了簡要說明。經測試表明，系統簡單可靠，收發效果好。其中使用FPGA數字中頻處理部分，在發射機和接收機上都體現了其方便高效的特點，具有廣泛的應用。

圖11 接收機BDF原理圖Fig.11 Receiver BDF functional diagram

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