硅通孔電鍍銅填充工藝優化研究

李軼楠，蔡 堅 ，王德君 ，王 謙 ，魏體偉

(1.大連理工大學電子科學與技術學院，遼寧大連 116024；2.清華大學微電子學研究所，北京 100084；3.清華信息科學與技術國家實驗室（籌），北京 100084)

集成電路的發展在過去近五十年中一直遵循著摩爾定律飛速發展，CMOS工藝已經進入了16nm節點，進一步的尺寸微縮化面臨著物理的極限。為了滿足電子系統產品的高性能要求，超越摩爾定律以及系統集成與系統封裝成為了新的半導體發展技術路線，從技術和產品應用上得到了越來越多的重視，以硅通孔（Through Silicon Via，TSV）互連為特征的三維集成封裝技術正在成為其中備受關注的新技術[1，2]。

由于銅具有高導電率、與傳統多層互連技術兼容等優點，因此銅被廣泛的用作硅通孔填充材料[3]。電鍍工藝作為最合適的硅通孔填充技術而受到人們的普遍關注[4]，硅通孔填充又分為盲孔填充和通孔填充兩種方法[5]。然而，若想獲得良好的銅填充卻面臨著種種困難與挑戰，目前影響銅填充的主要問題包括：硅通孔內側壁種子層的覆蓋[6]、硅通孔內氣泡的排除、電鍍液質量以及電鍍電流密度等，其中硅通孔內氣泡的排除是非常難以解決的問題。

對于TSV中的高深寬比需求的Cu電鍍填充，研究人員已經采取了多種方案進行優化，例如采用正負脈沖電流、優化電鍍槽結構以及改變電流密度等[7，8，9]。盡管這些方法已經在優化銅填充問題上取得了很大的進展，但對于如何徹底消除硅通孔內氣泡仍存在一些需要解決的問題，電鍍過程的前處理對于電鍍填充也會產生重要的影響。本文首先在實驗基礎上選定一種優化的電鍍液，并在種子層覆蓋相同條件下確定了硅通孔電鍍的最佳電流密度，之后在以上各參數均相同的條件下，通過改變電鍍前處理工藝，最終電鍍獲得了無孔洞的銅填充。

1 銅填充工藝流程

如圖1所示，典型的硅通孔銅填充工藝流程包括深硅刻蝕、阻擋層與種子層沉積以及電鍍銅。本論文涉及到的孔徑40μm、孔深180μm的硅通孔就是基于此工藝流程制作完成。

圖1 硅通孔銅電鍍填充工藝流程圖

1.1 硅通孔制作

在硅通孔的制作過程中，首先利用STS HRM刻蝕設備對硅片進行深硅刻蝕。由于該設備刻蝕光刻膠的速率遠遠低于刻蝕硅的速率，因此本文選用光刻膠作為深硅刻蝕的掩膜材料。

STS深硅刻蝕工藝過程中利用了Bosch刻蝕原理。如圖2所示，一個標準的Bosch工藝循環包括選擇性刻蝕和鈍化兩個步驟，其中選擇性刻蝕過程利用的是SF6與O2氣體，鈍化過程利用的是C4F8氣體[10]。

圖2 硅通孔刻蝕Bosch工藝原理圖

在深硅刻蝕Bosch工藝過程中，首先利用SF6等離子體刻蝕硅襯底，接著利用C4F8等離子體作為鈍化物質沉積在襯底上面，在這些氣體中加入O2等離子體能夠有效地控制刻蝕速率與選擇性。因此，在Bosch刻蝕過程中很自然的形成了貝殼狀的刻蝕側壁，在圖3①中可以清晰的看到。

圖3 刻蝕側壁掃描電鏡圖

在深硅刻蝕過程中，光滑垂直的刻蝕側壁有利于種子層的均勻覆蓋，能夠提高硅通孔電鍍銅填充率。因此為了降低貝殼狀刻蝕側壁的粗糙度及獲得垂直側壁在深硅Bosch刻蝕的一個循環過程中，設置刻蝕時間為5s，鈍化時間為3s，刻蝕與鈍化過程不斷交替進行。經過一系列的探索實驗，最終確定了合適的Bosch工藝參數。具體的工藝參數如表1所示。

表1 Bosch工藝參數

接下來繼續阻擋層與種子層的制作，首先采用熱氧的方法在孔內側壁上制作絕緣層SiO2，SiO2厚度為500nm。然后利用Kurt J.Lesker磁控濺射設備Lab-18在孔內側壁上沉積阻擋層與種子層，阻擋層為200nm的TiW，種子層為500nm的銅。

1.2 孔內電鍍銅填充

TSV的電鍍可以有不同的技術路線與電鍍體系，本論文中采用的是盲孔電鍍技術路線，電鍍液由上海新陽半導體材料有限公司提供，屬于甲基磺酸電鍍體系。

在硅通孔電鍍銅填充的過程中有很多的影響因素，例如孔的密度、孔的直徑以及孔的深度等[11]。但是對于具有確定硅通孔參數的銅填充，電鍍過程中電流密度以及電鍍前處理工藝變得尤為重要。電鍍前處理工藝能夠有效地去除孔內的氣泡，保證了硅通孔電鍍銅的填充率。

1.2.1 電流密度對銅填充的影響

在硅通孔銅填充的過程中電鍍電流密度起到了至關重要的作用。本論文采用的電鍍電流密度為平均電流密度ASD，單位A/dm2。本文對不同電流密度的電鍍樣品進行了詳細分析，這些樣品種子層覆蓋參數相同并使用了同一款電鍍液，研究發現當電流密度不斷增加時，硅通孔的銅填充速率不斷增加，由于銅填充的生長機理為由側壁向中間生長。因此隨電流密度增加，孔口處的電流密度快速增大導致孔口處的銅率先填充滿，導致孔底部不能繼續填充而形成空洞。

圖4給出了硅通孔電鍍銅柱高度隨電流密度變化的曲線圖，由此可得出的結論是隨著電流密度的不斷減小，硅通孔電鍍銅柱高度不斷增加，但當電流密度達到一定值并繼續減小時電鍍銅柱高度不再增加。因此還存在其他的原因制約著銅填充率。經過一系列對比試驗，最終確定孔徑40μm、孔深180μm的硅通孔優化電鍍電流密度為1ASD。在后續研究其他因素時均采用該電流密度。

圖4 不同電流密度下的銅填充

1.2.2 電鍍前處理對銅填充的影響

對電流密度為1ASD條件下的電鍍銅填充觀察發現，底部銅柱的表面向內凹陷，如圖5所示。造成此現象的原因是當電鍍液進入硅通孔時，孔內存在未排出的氣體，液體與硅通孔側壁張力作用大于液體自身重力作用，使得電鍍液在硅通孔內液面向內凹陷。因此電鍍時孔底部存在氣泡的原因導致孔底部未能填充滿。于是采用不同的前處理工藝進行處理以排除孔底部的氣泡。

（1）超聲清洗

圖5 硅通孔電鍍銅填充底部效果圖

首先將電鍍的硅片固定于陰極靶上，

然后將陰極靶垂直放入盛有去離子水的容器內，將容器放入超聲設備中進行超聲清洗，在超聲清洗過程中不斷同方向勻速旋轉陰極靶，這樣有利于孔內氣泡的排出。超聲清洗完畢后立刻將陰極靶放入電鍍槽內，擴散10m in之后開始電鍍。

圖6為不同超聲時間下的銅填充效果圖，與1ASD電流密度下未做任何前處理的銅填充（銅柱高度100μm）相比，超聲時間為45s的電鍍銅柱高度有小幅度增加，隨著超聲時間的繼續增加電鍍銅柱高度不斷下降。圖7為超聲60s硅通孔底部的EDX分析，掃描的范圍為從A點至B點，C點的Cu含量由圖7內的表格可知為1.29%。如此低的Cu含量導致了C點Cu未能電鍍上。由此分析可知超聲清洗會對多層薄膜的結合力產生不利影響，破壞了硅通孔內底部的種子層。因此電鍍前處理工藝不宜采用超聲清洗。

圖6 不同超聲清洗時間下的銅填充效果圖

(2)去離子水沖洗

圖7 硅孔銅填充EDX分析圖

首先將電鍍的硅片固定于陰極靶上，然后利用去離子水槍對硅片表面進行沖洗，水流與硅片表面之間的夾角保持45°不變，以利于孔內氣泡的排除。沖洗完畢后立刻將陰極靶放入電鍍槽內，擴散10m in之后開始電鍍。

圖8所示為不同去離子水沖洗時間下的銅填充效果圖，與1ASD電流密度下未做任何前處理的銅填充（銅柱高度100μm）相比銅柱高度有了一定的增加。且銅柱高度隨著沖洗時間的增加不斷增加，當沖洗時間達到一定值后，繼續增加沖洗時間電鍍銅柱高度將不會被進一步提高。

圖8 不同去離子水沖洗時間下的銅填充效果圖

(3)真空預處理

首先將電鍍的硅片放入盛有電鍍液的容器內，電鍍液表面高于硅片表面5cm，以此保證在真空預處理的過程中硅片表面不會露出液體表面。然后將容器放入真空設備內進行真空預處理，真空預處理結束后將硅片取出立刻固定于陰極靶上，將陰極靶放入電鍍槽內進行電鍍。銅填充效果圖如圖9所示，銅填充率接近100%。由此得出結論，抽真空預處理能夠有效將硅通孔內的氣泡排出，使得電鍍液能夠填滿硅通孔，進而獲得良好的銅填充。

圖9 真空預處理下的銅填充效果圖

2 結 論

論文獲得了直徑為40m、孔深為180m的硅通孔制備和銅填充的優化參數，硅通孔電鍍銅填充優化電流密度為1ASD。在此電流密度下，采用超聲清洗與去離子水沖洗能夠改善硅通孔電鍍銅填充，但改善的效果有限。且超聲清洗會破壞硅通孔內底部種子層，故不宜采取。利用真空預處理的方法能夠有效的改善硅通孔電鍍銅填充，使的銅填充率接近100%。

3 致 謝

本研究得到了國家科技重大項目（No.2009ZX02038）的支持，同時論文中部分實驗得到了中科院蘇州納米研究所納米加工平臺的設備支持，作者同時感謝上海新陽半導體材料有限公司為本研究提供的電鍍液及對電鍍實驗上的技術支持。

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[1]R.Chanchani.3D Integration Technologies An Overview[C].Materials for Advanced Package,2009:13-17.

[2]International Technology Roadmap for Sem iconductor[EB/OL].http://www.itrs.net/Links/2009ITRS/Home2009.htm Edition,Interconnect chapter,2009:2-9.

[3]Kam to Tegueu,AlphonseMarie.Fabricationand reliability testing of copper-filled through silicon vias for three dimensional chip stacking applications[D].Doctor dissertation of the University of Alabama,2010:7-8.

[4]J.J.Sun,K.Kondo,T.Okamura,etal.High aspect ratio copper via filling used for three dimensionalchip stacking[J].J.Electrochem.Soc.2003,150(6):355-358.

[5]Rozalia Beica,Charles Sharbono,Tom Ritzdorf.Copper Electrodeposition for 3D Integration[R].Design,Test,Integration and Packaging of MEMS/MOEMS,2008:127-131.

[6]F.Inoue,T.Yokoyama,S.Tanaka,K.Yamamoto and S.Shingubara.Addition of PEG-Thiol to Cu Electroless Plating Bath for Realizing PerfectConformal Deposition in Through-Si Via Holes of 3-D Integration[R].216th The Electrochemical Society Meeting,Austria,October.2009:31-36.

[7]C.Song,Z.Wang,Q.Chen,J.Cai,and L.Liu.High aspect ratio copper through silicon vias for3D integration[J].M icroelectronic Engineering,2008(85):1952-1956.

[8]B.Kim,C.Sharbono,T.Ritzdorf,and D.Schmauch.Factors affecting copper filling process w ithin high aspect ratio deep vias for 3D chip stacking[R].Proc.Electronic Componentsand Technology Conference,2006:838-843.

[9]S.Spiesshoefer,J.Patel,T.Lam,R.Figueroa,S.L.Burkett,L.Schaper,R.Geil,and B.Rogers.Copper electroplating to fill blind vias for three-dimensional integration[J].Journal of Vacuum Science&Technology A:Vacuum,Surfaces,and Films,Jul.2006,24(4):1277-1282.

[10]N.Ranganathan,Liao Ebin,Linn Linn.Integration of High Aspect Ratio Tapered Silicon Via for Through Silicon Interconnection[R].Electronic Components and Technology Conference,2008:859-865.