一種高速開關電容動態鎖存比較器分析與設計

范曉捷，黃 峰，魏 斌，李 靜，張凱虹

（1．中國電子科技集團公司第58研究所，江蘇 無錫 214035；2．黃山旅游發展股份有限公司云谷索道分公司，安徽 黃山，242709）

1 引言

無線通信、高速測量儀器、數字雷達等對應用系統和模/數轉換器（ADC）提出了高速度、高精度、大動態范圍、寬輸入信號帶寬、低功耗等指標要求，使得系統對高性能ADC產品的需求日益突出。由于流水線結構可以在較低的功耗條件下實現速度從數十兆到數百兆、精度從10位到16位的模數轉換器（ADC），因此成為上述應用場合的ADC實現方式的主要選擇[1]。高速比較器作為高速高精度流水線ADC的核心器件，其精度和速度對ADC的性能起著至關重要的作用，比較器較大的失調電壓會造成流水線ADC的失碼，造成轉換錯誤；比較器速度不夠，則不能在要求的時間內完成正確的比較輸出，出現亞穩態（metastability）輸出。因此，要實現高速高精度流水線ADC，其所用比較器的精度和速度是關鍵。

由于使用了數字糾錯技術，流水線ADC對比較器的精度要求大為降低，因此通常選擇低功耗快速的動態鎖存比較器。本文基于0.18μm 1.8V CMOS工藝設計了一種可應用于高速高精度模數轉換器的動態鎖存比較器。論文對該比較器的電路結構和設計原理進行了深入分析，并且詳細說明了比較器的版圖實現。

2 比較器電路結構

本文所設計比較器為全差分開關電容結構輸入的比較器，其總體電路框圖如圖1所示[2]。其中單管開關為PMOS開關，互補開關上端為NMOS管，下端為PMOS管。其工作過程可以分為兩相：采樣相和建立相。在采樣相，cp1變低，cp為高時，閾值電壓Vp和Vn與比較器共模偏置Vset接到電容底極板和頂極板進行采樣；在建立相，電容底極板接輸入信號Vip和Vin，這樣輸入信號與閾值信號的差值就出現在電壓比較器的兩個輸入端，然后電壓比較器開始進行放大。

圖1 開關電容比較器電路結構

比較信號建立過程如下：在采樣相兩個電容上的電荷分別是C×(Vset－Vip)和C×(Vset－Vin)；在建立相，由于電荷守恒，比較器兩輸入端的電壓將分別是Vset－Vip＋Vp和Vset－Vin＋Vn，相當于將輸入電壓和比較閾值電壓作了比較，即：

3 電壓比較器設計

本文所設計的全差分電壓比較器電路結構如圖2所示[3]。比較器的工作受時鐘Ct控制。Ct為低電平時，比較器輸出為高電平的復位信號；當Ct為高電平時，比較器輸出比較結果。圖中M0～M3被偏置在線性區，可看作是阻值由電壓控制的電阻，M4～M11構成一個鎖存器。該電壓比較器工作原理如下：當鎖存/置位信號為低時，MOS管M9、M10導通，M4、M5截止，這就使得電源和地之間的通路被截斷，因此電源和地之間沒有電流流過。同時兩個輸出端都被充電至電源電壓，M10、M9截止，M7、M6導通，所以M6、M7上的壓降等于電源電壓。鎖存置位信號由低到高的瞬間，比較器開始它的比較鎖存過程。此時M5、M6的柵極電位仍然是電源電壓，而它們的漏極電位立刻升高，所以它們的源端電位差被放大。如果M4～M11都是理想匹配的管子，左右兩個支路輸入管（M0～M3）的阻值決定了鎖存器的穩定狀態，即比較器的輸出。

圖2 電壓比較器電路結構

M0～M3分別與輸入信號或參考信號相連，由于工作在線性區，左右兩個支路的電導可以表示為：

其中VT是閾值電壓，Vds是管Mn的源漏電阻。如果沒有失配，比較器的輸出在gl=gr處改變。設計中取M0=M2、M1=M3，根據gl=gr可 得：

通過改變W1（W3）和W0（W2）之間的比例關系，可以調節比較器的閾值電壓。

式（4）表明比較器的失調取決于M0～M3管的失配，但前提是M4～M11都是理想匹配的。由于M0～M3管工作在線性區，它們的電導直接取決于各自的源漏電壓Vdsn（n=0，1，2，3），而M6、M7可認為工作在飽和區。在比較器剛進入比較階段時，Vdsn幾乎為0（n=0，1，2，3），所以M6、M7管起主導作用，因為通常管子尺寸較小，很容易就能產生上百毫伏的失調。M0～M3管的失調電壓直接影響比較器的失調電壓。

為減小失調電壓，版圖設計應該特別注意，需要匹配的管子盡量鄰近放置，并且幾何圖形保持一致。另外，鎖存器負載電容的失配也會導致較大的比較器失調，這個問題可以通過在鎖存器的輸出端串連緩沖器來解決。

4 比較器的版圖實現及仿真結果

從比較器的原理圖可以看出電路所使用的元器件眾多，包括采樣開關、采樣電容、差分輸入鎖存比較器等，因此其版圖實現必須特別考慮。模擬電路由于對噪聲和工藝比較敏感，因而版圖設計時需要特別小心。主要原因是制造工藝可能存在偏差，主要包括：晶圓本身摻雜濃度的不均勻，光刻時方向的不一致，溫度和各種噪聲的影響。元件這些非理想因素的影響，會導致電路的各種特性產生偏移。而所有這些工藝造成的非理想特性在設計上是無法消除的，只能通過版圖設計的各種技巧加以減弱。

4.1 版圖實現

比較器差分輸入對管的版圖設計主要考慮的是對稱性和方向的一致性，差分對兩個晶體管的方向一致性可以使用交錯排列方式達到。對于對稱性來說，由于使用全差分結構，因此全差分的兩部分應該完全對稱。PMOS和NMOS電流鏡中的晶體管應由相同大小的PMOS和相同大小的NMOS小晶體管并列而成。差分對的設計采用中心對稱方法（Common Centroid）可以得到最佳的匹配度[4]。圖3（a）為兩個尺寸相同的差分對輸入管，將MOS管等比例拆分成相等的8個小晶體管，再將這些晶體管以交錯方式并聯，如圖3（b）所示，交錯方法如圖3（c）所示。這樣就可以得到對于X軸和Y軸同時對稱即中心對稱的差分對。

圖3 差分對晶體管的中心對稱布局

整個比較器電路采用在SMIC 0.18μm CMOS工藝實現的版圖如圖4所示，比較器版圖中從左向右依次是采樣開關、采樣電容、動態鎖存比較器和輸出緩沖器，整個模塊電路的版圖面積為20μm×35μm。為了在版圖設計中盡量減小失調電壓，版圖設計采用全差分結構，電阻采用多電阻并聯結構，前置放大器和鎖存比較器的輸入MOS管和正反饋MOS管采用多插指結構。

圖4 比較器的版圖實現

4.2 比較器后仿真結果

首先對比較器進行功能性驗證。圖5所示為該比較器運用于3-bit Flash電路中仿真得到的輸入和輸出量化結果。仿真條件為工作時鐘200MHz，輸入信號幅度100mV；仿真結果中，第一欄為驗證信號差分輸入波形，后七欄為3-bit Flash電路中采用溫度計碼格式的七個比較器輸出結果，可以看出比較器正常工作。另外，根據SMIC 0.18μm CMOS工藝給出的閾值電壓失配因子和電流失調因子，對比較器的輸入失調電壓進行Monte Carlo仿真，得到失調電壓分布如圖6所示。通過Monte Carlo仿真，發現失調電壓分布范圍完全落于－5mV～＋7mV之內，集中分布區域為－3mV～＋3mV以內。

圖5 比較器的輸入輸出波形

圖6 比較器失調電壓分布范圍

5 結論

本文設計了一種可應用于高速高精度模數轉換器的比較器，對其正反饋預放大器和鎖存器進行了分析和優化設計。仿真結果表明，該比較器達到了較高的鎖存速度和較小的可分辨電壓，可以滿足200MSPS高精度流水線ADC的需求。

[1]Mikael Gustavsson,Jacob Wikner J,Nianxiong Nick Tan.CMOS Data Converters for Communications [M]. Boston：Kluwer Academic,2000.189.

[2]潘小敏，范曉捷，陳玉皎. 一種應用于高速高精度模數轉換器的比較器[J]. 電子與封裝，2010.

[3]T. Cho and P. Gray,. A 10 b, 20 Msample/s 35 mW pipeline A/D converter[J]. IEEE J. Solid-State Circuits, 1995,30(3)：166-172.

[4]Alan Hasting. The Art of Analog Layout（影印版）[M]. 北京：清華大學出版社，2004.