基于FPGA的全自動等精度頻率計設計

湖南涉外經濟學院信息科學與工程學院 楊 燦

1.引言

在測量技術中，使用比較廣泛的是對寬頻率范圍的時間和寬的頻率測量技術。而數字式的頻率和時間的測量技術具有精度高，讀數方便等優點，因而成為當前普遍使用的時間和頻率的測量方式。雖然構成測量頻率的儀器使用直接計數的方法構成是最簡單的，但是直接計數方法的測量精度并不高，而且隨著被測信號頻率的變化測量精度也會變化，而多周期同步測量的方法雖然沒有在實質上達到提高測量精度的目的，但是對高低頻信號能實現相同的測量分辨率[1]。這種測頻方法在實現高精度頻率測量的同時大大減少了對硬件的需求，從而對電路的體積也實現了小型化。

2.基本原理

使用多周期同步法測頻技術，可以提高測量精度，并且可以實現整個測量頻段內的等精度測量，其原理就是多周期同步法測頻技術的閘門時間隨著被測信號周期的變化而變化，實現了與被測信號周期的同步，從而消除了對被測信號計數產生的誤差[2]。

如圖1，一開始，閘門電路等待時基閘門電路發出的開啟信號，計數器檢測到被測信號的上升沿后才開始計數[3]。接著，計數器A對被測信號計數，計數器B對時基脈沖技術。而當閘門關閉等到時基閘門電路給出的信號后，兩組計數器一直等到被測信號上升沿到來的時刻才真正結束計數，從而完成一次測量過程。可以看出時基閘門與設定的閘門并不是嚴格相等，但最大差值不會超過被測信號的一個周期，被測信號的計數值是準確的不存在±1誤差。

被測信號頻率的計算方法如下：

設被測信號的計數值為N，對時基信號的計數值為N0，時基信號的頻率為f0，閘門時間為τ，則被測信號的頻率為：

計數器的開閉與被測信號是完全同步的，即在實際閘門中包含整數個被測信號的完整周期，因而不存在對被測信號計數的±1誤差，由上式微分可得：

得到測量分辨率為：

由上式可以看出，測量分辨率與被測信號頻率的大小無關，僅與實際閘門時間及時基頻率有關，即實現了被測頻帶內的等精度測量。閘門時間越長，時基頻率越高，分辨率越高。

圖1 多周期同步法原理圖

圖2 時基閘門仿真波形圖

圖3 運算處理單元方框圖

3.軟件各模塊設計與仿真

3.1 時基閘門模塊

時基閘門模塊的主要功能是為兩個計數器提供清零信號和時基閘門信號，同時為計數器A提供結果輸出的控制信號。由于整個系統的標準頻率信號為50MHz，量程為5Hz-200MHz，為了盡量提高測量精度，采用的閘門時間為1s。具體實現方法為將標準信號計數分頻計數產生2Hz左右的信號，將該信號的高電平作為閘門時間，在信號的低電平的時刻，根據計數器的計數值，先后分別產生數據輸出信號和清零信號。圖2是該模塊的仿真結果。

3.2 計數模塊

具體的實現方式為，首先由時基閘門電路給出閘門開啟信號，此時，計數器A和B并不開始計數，而是等到被測信號的上升沿到來時，計數器A才真正開始計數，與此同時計數器A輸出另一個閘門開啟信號，計數器B接到A的閘門信號后開始計數。然后，兩組計數器分別對被測信號和時基脈沖計數。當時基閘門電路給出閘門關閉信號后，計數器A和B并不立即停止計數，而是等到被測信號上升沿到來的時刻計數器A才真正結束計數，與此同時計數器A輸出一個閘門關閉信號，計數器B收到該信號后停止計數，完成一次測量過程。可以看出，實際閘門與設定的閘門并不嚴格相等，但最大差值不超過被測信號的一個周期，被測信號的計數值是準確的不存在±1誤差。

3.3 運算處理單元

運算處理單元是整個系統最復雜的部分，也是整個系統消耗資源最多的部分。整個運算處理單元要完成兩個計數結果的運算處理，同時將處理得到的二進制結果轉換成二進制的BCD碼。本設計中乘法器的設計直接采用綜合工具元件庫內的乘法器，用booth編碼和WALLACE TREE的結構實現。倒數單元采用除法器實現，考慮到是無符號的除法，本設計中采用的是基本的存儲式除法器。BCD碼的轉換主要采用除法器和加法器實現，由于本設計要得到除法運算的商和余數。所以除法器的設計沒有采用乘法器實現，而直接采用常系數除法器完成除10運算。圖3是該模塊的方框圖。

4.實驗結果

實驗測試數據如表1所示。

表1 測試結果

5.結束語

本文所采用的等精度頻率測量原理，由被測信號來啟動計數器的時基閘門，實現了被測信號的無誤差計數。實驗表明，該頻率計基本達到了預期的設計指標。克服了傳統的直接測頻法和測周法的缺點，能在頻率范圍變化較大時，都有比較高的測量精度。

[1]林建英,宋野.高精度數字頻率計的FPGA設計實現[J].電測與儀表,2001,38(432):5-7.

[2]周欣.高精度恒誤差數字頻率計設計[J].南京氣象學院學報,2000,23(3):435-439.

[3]武衛華,陳德宏.基于EDA技術的數字頻率計芯片化的實現[J].電測與儀表,2004,41(460):52-55.