用于SVC數控系統的數字鎖相環的設計與實現①

張志文， 郭 斌， 羅隆福， 曾志兵， 王 偉

(湖南大學電氣與信息工程學院， 長沙 410082)

用于SVC數控系統的數字鎖相環的設計與實現①

張志文， 郭 斌， 羅隆福， 曾志兵， 王 偉

(湖南大學電氣與信息工程學院， 長沙 410082)

為減少在靜止無功補償(SVC)裝置中晶閘管的觸發誤差，設計了一種基于FPGA(現場可編程門陣列)的全數字鎖相環(ADPLL)，并進行硬件電路測試。同時分析了全數字鎖相環的各模塊工作原理并進行了參數設計和電路仿真。最后在實驗平臺上進行了測試。結果顯示，該環路可穩定跟蹤電網信號，可為SVC數字控制系統提供快速、穩定、高精度的同步信號。

全數字鎖相環； 靜止無功補償裝置； 觸發誤差； 現場可編程門陣列； 同步信號

靜止型無功功率補償SVC(static var compensation)從20世紀70年代初開始發展起來，是一種提高系統電壓穩定性，抑制沖擊負荷所造成的電壓波動的先進技術，在全世界輸配電系統得到了廣泛的應用[1]。一般由晶閘管控制電抗器TCR(thyristor control reactor)和晶閘管投切電容器TSC(thyristor switch capacitor)組成。其動態補償容量由晶閘管的觸發角α決定，而觸發角α又是從晶閘管開始承受陽極電壓起到施加觸發脈沖止的電角度[2]，要減小晶閘管的觸發誤差，就必須有晶閘管開始承受陽極電壓時的準確時刻,即電壓信號的過零時刻，如何為SVC裝置中晶閘管的觸發角α提供精確的過零時刻信號——同步信號成為本文研究的出發點。

傳統的SVC控制系統一般都不考慮跟蹤電網信號頻率波動來調整發出的同步信號，即使考慮也大多數用精度低的模擬鎖相環實現。由于模擬鎖相環具有直流零點漂移、器件飽和及易受電源和環境溫度變化等缺點[3]，限制了其發展的前景。

因此，本文將采用數字鎖相環來提供同步信號。相對于模擬鎖相環，數字鎖相環不僅克服了模擬鎖相環的缺點而且還有可靠性高、精度高、體積小、價格低等優點，使得其在電力系統自動化、數字通訊及無線電電子學等領域得到了廣泛應用。其主要功能有時鐘倍頻和分頻、頻率跟蹤合成、調制解調等。

由于FPGA與硬件描述語言HDL(hardware description language)的簡潔、可靠和可實現性等特點，全數字鎖相環電路采用模塊化設計，因此本文基于FPGA及其開發軟件QUARTUSⅡ，并用高速集成電路硬件描述語言VHDL(very-high-speed integrated circuit hardware description language)設計了一種用于SVC的數字控制系統中的全數字鎖相環，作為同步脈沖發生模塊。

1 全數字鎖相環路原理構成

全數字鎖相環路指所有部件全數字化實現，一般包括數字鑒相器DPD(digital phase detector)、數字環路濾波器DLF(digital loop filter)、數字壓控振蕩器DCO(digital voltage controlled oscillator)和除N計數器。而實驗輸入信號為電網信號，在接入FPGA前要對其進行整形，故加入過零檢測電路。因此，整個設計由5部分組成。

如圖1所示，輸入的電網信號fs信號經過過零檢測電路變成方波信號fin，再與同步倍頻信號經過分頻器N倍分頻后產生的鎖相信號fout進行鑒相處理，輸出相位誤差信號。數字環路濾波模塊(DLF)具有低通特性，它將相位誤差信號轉化為穩定的控制信號，從而控制數字可控振蕩器模塊(DCO)，產生穩定的頻率信號輸出，這個頻率信號就是所需的同步倍頻信號。如果整個反饋環路鎖相穩定，鎖相環輸出的同步倍頻信號的頻率就是其輸入信號fin頻率的N倍。假如fin在輸入鑒相模塊之前又先被分頻了L倍，則鎖相獲得的同步倍頻信號的頻率就是fin頻率的N/L倍[4]。

圖1 數字鎖相環原理

2 數字鎖相環的設計

由上述原理出發，對數字鑒相器、數字環路濾波器、數字壓控振蕩器和N分頻器進行模塊化設計，運用VHDL語言描述各模塊硬件功能,再把各個模塊鏈接構成鎖相環系統。該全數字鎖相環應用于低頻信號中，追蹤速度比較慢，時鐘抖動比較明顯，因此在設計的時候要充分考慮這些問題[5]。

2.1 過零檢測電路

過零檢測電路主要作用是把從電網接入的f=50 Hz，U=220 V正弦信號經過過零檢測電路變成FPGA引腳可接受的方波信號。

圖2中，電阻R1、R2用于分壓；功放J1用于過零比較；光耦TLP521-1模塊用于隔離；74HC14P模塊用于信號邊沿整形，使輸出接近理想方波。工作原理是在輸入信號的正半周波時，功放模塊進行比較，輸出為高，光耦發亮產生有效信號，fin輸出為高；在負半周波時，功放輸出為低，光耦不發光，fin輸出為低，最終形成幅值是3.3 V的fin方波。

圖2 過零檢測電路

2.2 數字鑒相器

數字鑒相器一般有異或門鑒相器和邊沿觸發型鑒相器，本文采用雙D型邊沿鑒相器[6]。圖3中，fin是輸入信號，fout是鎖相信號，qian和hou分別是超前和滯后信號，updn是相位誤差信號，其高電平寬度反映相位誤差大小。其工作原理：當鎖相信號fout超前于輸入信號fin時，qian信號(高電平)有效，同時相位誤差信號updn輸出；反之如果鎖相信號fout滯后于輸入信號fin時，hou信號(高電平)有效，同時相位誤差信號updn輸出。

圖3 雙D數字鑒相器

2.3 數字環路濾波器

數字環路濾波器是數字鎖相環的重要組成部分，它直接影響數字鎖相環路的跟蹤捕獲速度與跟蹤的穩定性[7]。對于其模值選擇要適當，模值太大延長鎖相時間，模值太小濾波效果不好。

本模塊采用隨機徘徊濾波器實現，實質相當于一個K變模可逆計數器，模值K由a、b、c、d四個置數端定。該模塊具體工作原理：當鎖相信號fout超前于輸入信號fin時，來自于DPD的qian和updn有效信號，使DLF由預設模值K開始減計數，當計數值達到0時，計數溢出，減脈沖控制信號dn輸出；反之當鎖相信號fout滯后于輸入信號fin時，來自于DPD的hou和updn有效信號，使DLF由0開始加計數，當計數值達到預設模值K時，計數溢出，加脈沖控制信號up輸出。部分源代碼如下，實現可逆計數器功能。

process(clk,updn,cq,w,qian,hou)

begin

if(clk'event and clk='1') then

w<=m;

if(updn='1') then

if(hou='1' and qian='0') then

if(cq

cq<=cq+1;

else

cq<=(others=>'0');

end if;

elsif(hou='0' and qian='1')then

if(cq>0) then

cq<=cq-1;

else

cq<=w;

end if;

else cq<=cq;

end if;

else

cq<=cq;

end if;

end if;

end process

2.4 數控振蕩器

數控振蕩器的設計采用脈沖加減式，利用QUARTUS Ⅱ中宏功能模塊74297構造。其主要負責相位調整，具體工作原理是在鎖相信號fout超前于輸入信號fin時，dn脈沖控制的結果，使本地高速時鐘序列中的某一個(或幾個)脈沖被扣除，被扣除一個(或幾個)脈沖的受控本地高速時鐘序列經除N分頻后，得到相位推后了的鎖相信號fout；在鎖相信號fout滯后于輸入信號fin時，up脈沖控制的結果是在本地高速時鐘序列中的塞入一個(或幾個)脈沖，經除N分頻后，得到相位提前了的鎖相信號fout；如果DLF既沒有up脈沖又沒有dn脈沖控制信號輸出，則，DCO輸出對本地高速時鐘2分頻的信號。

2.5 除N計數器

除N計數器是一個簡單的分頻器，用VHDL語言可方便描述。除N計數器對DCO的輸出信號進行N分頻，得到整個環路的鎖相信號fout。因為fout=clk/2N=fc，所以通過改變分頻值N可以得到不同的環路中心頻率fc。此外，模值N必須取2的整數次冪。

2.6 數字鎖相環各模塊鏈接圖

圖4中，鑒相器、環路濾波器、壓控振蕩器及N分頻器四個模塊構成了全數字鎖相環路的總體框架。此外附加模塊有系統時鐘分頻模塊、兩個D觸發器和6倍頻模塊。其中系統時鐘分頻模塊由FPGA內部鎖相環PLL(phase locked loop)和H分頻器組成，FPGA內部PLL的作用是對固定頻率進行分頻，倍頻，這里主要是對50 MHz的系統時鐘進行分頻；另一塊H分頻器也起分頻作用，由于內部PLL的分頻系數有一定范圍，不足以滿足分頻要求，故由這兩部分完成；兩個D觸發器的作用是濾除來自于DLF輸出的毛刺信號，利用了D觸發器對毛刺信號不敏感的特性；6倍頻模塊的的作用是對輸入的電網信號進行6倍頻。

圖4 ADPLL各模塊鏈接關系

3 鎖相環路仿真

在QUARTUS Ⅱ軟件上進行仿真：a、b、c、d是數字濾波器模值K置數端；clk是系統時鐘信號，fin是經過零檢測電路進來的輸入信號；fout是鎖相信號；fout6是對輸入信號進行6倍頻的輸出信號；updn是鑒相器輸出的相位誤差信號；up、dn是送入DCO的控制信號，前者加脈沖信號，后者減脈沖信號；仿真時，H置高。整個仿真時間設置為1 s，為了加快仿真速度，除去圖4中系統時鐘分頻模塊，仿真時直接取系統時鐘clk=0.051 2 MHz，DLF的模值K取為2，N分頻器分頻系數N=512，因此可得中心頻率

如圖5所示，在動態跟蹤區域由updn信號的寬度看出鎖相信號fout相位大大超前于輸入信號fin，此時系統不斷地發出減脈沖信號dn，進行相位調整。幾個周期后，相位同步。

圖5 環路跟蹤鎖定仿真

在相位同步后，updn信號仍有相差輸出，但up和dn信號不在發出控制信號，這是由于此時的相位誤差不足以使DLF計數溢出，發出相位控制信號。其最小相位誤差由環路濾波器模值K及本地系統時鐘clk決定，相位誤差近似計算式

K×1/clk=2×1/0.0512=39.06μs

圖6是圖5相位同步后的局部放大圖。

圖6 6倍頻信號與輸入信號相位關系圖

4 實驗波形

從軟件仿真上，可以看到所設計的的鎖相環路功能已經實現，為了驗證其在實際中是否可以正常工作，在實驗平臺上進行了測試，并在示波器上拍攝下實驗波形。由于電網頻率比較穩定，波動較小，在截屏拍照時，顯示的電網頻率基本都是50 Hz，實際上電網頻率應該有微小變化。

圖7中，頻率絕對誤差為

圖7 輸入信號與鎖相信號波形

圖8 輸入信號與6倍頻信號波形

50.03-50=0.03 Hz

相對誤差為

(50.03-50)/50=0.06%

圖8中，頻率絕對誤差為

302.5-300=2.5 Hz

相對誤差為

(302.5-300)/300=0.83%

由以上計算可看出該ADPLL誤差率較小。

5 結語

本文從靜止無功補償(SVC)裝置中晶閘管存在觸發誤差的問題出發，提出了一種用全數字鎖相環設計的為觸發脈沖提供同步信號的模塊，能夠方便地與SVC控制系統中的其他模塊進行連接。從電路仿真和在實驗平臺的測試數據可以看到本設計基本實現功能要求，可為SVC數字控制系統提供快速、穩定、高精度的同步信號。

[1] 王智(Wang Zhi).靜止無功補償裝置數字控制系統的研究(Research on Digital Control System for Static VAR Compensation)[D].武漢:武漢科技大學信息科學與工程學院(Wuhan: College of Information Science and Engineering, Wuhan University of Science and Technology),2005.

[2] 王兆安，黃俊.電力電子技術[M].北京:機械工業出版社,2000.

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[4] 龐浩,俎云霄,王贊基(Pang Hao,Zu Yunxiao, Wang Zanji).一種新型的全數字鎖相環(A new design of all digital phased-locked loop)[J].中國電機工程學報(Proceedings of the CSEE)，2003，23(2):37-41,131.

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[6] 胡華春,石玉.數字鎖相環路原理與應用[M].上海:上海科學技術出版社,1990.

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[8] 呂干云,丁屹峰,程浩忠(Lü Ganyun,Ding Yifeng,Cheng Haozhong).一種基于改進鎖相環系統的電能質量擾動檢測方法(Detection method of power quality disturbance based on an improved PLL system)[J].電力系統及其自動化學報(Proceedings of the CSU-EPSA)，2004，16(5):20-25,46.

DesignandRealizationofDigitalPhaseLockedLoopforControlSystemofSVC

ZHANG Zhi-wen， GUO Bin， LUO Long-fu， ZENG Zhi-bing， WANG Wei

(College of Electrical and Information Engineering， Hunan University， Changsha 410082, China)

In order to reduce the thyristor triggering error in the static var compensator (SVC),all digital phase-locked loop(ADPLL) is designed based on field programmable gate array(FPGA). Principle of each module is analyzed ,and the parameter design and the circuit simulation are completed.Finally, it is tested on experimental platform .The result shows that the ADPLL can stably track power network signal.It provides fast, stable and accurate synchronized signal for the SVC numerical control system.

all digital phase locked loop(ADPLL)； static var compensator (SVC)； triggering error； field programmable gate array (FPGA)； synchronized signal

2009-06-23

2009-09-11

TN742

A

1003-8930(2010)05-0103-05

張志文(1963-)，男，博士，教授，碩士生導師，研究方向為電氣裝備自動化與新技術、電氣化鐵道諧波抑制等。Email:hdzzw@126.com 郭 斌(1984-)，男，碩士研究生，研究方向為交直流電能變換技術與裝備、電力電子與電力傳動等。Email:gaocaisheng2008@126.com 羅隆福(1962-)，男，教授，博士生導師，中國電機工程學會高級會員，研究方向為現代電器設備的設計和優化等。Email:llf@hnu.cn