TDI型CMOS圖像傳感器時序控制設(shè)計與實現(xiàn)*

桑美貞，徐江濤，聶凱明，姚素英

(天津大學(xué)電子信息工程學(xué)院，天津 300072)

時間延遲積分(TDI)是一種能獲得較高的信噪比(SNR)和靈敏度的先進技術(shù)［1-2］，所以線陣圖像傳感器可采用TDI工作方式來改善SNR和靈敏度，彌補一維線陣捕獲二維圖像時掃描速度嚴重影響曝光時間的缺陷［3］。傳統(tǒng)上，TDI技術(shù)多使用電荷耦合器件CCD工藝，像素間電荷直接累加且低噪聲，電荷轉(zhuǎn)移具有同時性［4-6］;但其功耗高、集成度低、成本高、抗輻照能力差。隨著近年來集成電路工藝水平和設(shè)計技術(shù)顯著提高，CMOS圖像傳感器快速發(fā)展，通過標(biāo)準(zhǔn)CMOS工藝實現(xiàn)的TDI線陣圖像傳感器具有集成度高、功耗低、低成本、芯片可縫接等優(yōu)點［7-8］，還可以實現(xiàn)全色和多頻譜的TDI線陣圖像傳感器［9］。近幾年，國內(nèi)外已開始對 TDI CMOS線陣圖像傳感器進行研究和設(shè)計［10-11］，國內(nèi)已提出了288×4 TDI CMOS圖像傳感器讀出電路的設(shè)計方案［12］;國外CMOSIS的Gerald Lepage等人提出了幾種可行的TDI CMOS圖像傳感器方案［7］，德國行星研究院的Harald Michaelis等人設(shè)計了2560×16的TDI CMOS圖像傳感器［13］。但具體的TDI CMOS圖像傳感器的時序控制設(shè)計尚未有詳細資料和報道。

本文基于沿掃描方向的行滾筒式曝光方式，通過增加曝光頻率對曝光時序進行改進，以解決CMOS線陣圖像傳感器實現(xiàn)TDI功能時的電荷轉(zhuǎn)移同時性和像素外信號累加同步性的問題。像素陣列和累加器的配合時序、列級ADC的控制時序、I2C總線的參數(shù)控制與模擬部分結(jié)合可完成多級長線陣TDI CMOS圖像傳感器的設(shè)計。

1 工作原理

TDI CMOS圖像傳感器架構(gòu)示意圖如圖1所示，以面陣實現(xiàn)線陣掃描的功能，通過沿掃描方向的行滾筒式曝光方式(along-track-rolling)，有源像素輸出信號經(jīng)過像素內(nèi)源極跟隨器驅(qū)動累加器，信號經(jīng)過128次累加后輸出給列級ADC，并量化輸出，相關(guān)控制信號通過I2C進行控制和輸出。

圖1 系統(tǒng)架構(gòu)示意圖

2 控制時序的分析和設(shè)計

控制系統(tǒng)采用自頂向下的設(shè)計方法，將TDI CMOS圖像傳感芯片的控制系統(tǒng)分為三個模塊:像素陣列和累加器控制模塊，列級ADC控制模塊，I2C控制傳輸模塊。

2.1 基于Along-Track-Rolling曝光方式的像素陣列和累加器時序設(shè)計與改進

像素結(jié)構(gòu)如圖2所示，使用4T-PPD有源像素。1 024×128像素陣列如圖1所示，每列像素單總線輸入到累加器，RST為復(fù)位信號，Sel為行選信號，TX為曝光控制。

圖2 4T-PPD有源像素電路圖及工作時序

若使用傳統(tǒng)的面陣行滾筒式曝光［14］，如圖3(a)(以4級為例)，每行像素要在行選時間TS內(nèi)完成對像素信號和復(fù)位信號的讀出并進入累加器，每個像素在一個行渡越時間TL(TL在線陣圖像傳感器中可以理解為一幀的時間或輸出一行像素信息的時間)內(nèi)只曝光一次，當(dāng)像點從第一行移動到第N行時被曝光N次，但這N次曝光所采集到的信息并不是同一像點的信息，失去了TDI工作的關(guān)鍵條件即曝光的同步性。

將傳統(tǒng)的面陣行滾筒式的時序加以改進，縮短TS使得在一個TL內(nèi)多進行一次行選，增加一次曝光。改進后時序在4個TL時間內(nèi)積分5次，實現(xiàn)了一種空間的過采樣，并保證了4次積分都是對同一像點的積分(圖3(b)箭頭1、2、3、4 所示)，實現(xiàn)了積分同步性。為保證信號累加讀出的同步性，需要增加一級累加器來存儲增加的信號。由于每個像素的曝光開始時間和結(jié)束時間均不相同，任意時刻只有一個像素占據(jù)列總線，因此可以在不影響同列像素采集信號同步性的前提下實現(xiàn)滾筒式曝光。

圖3 行滾筒曝光時序(4級)

假設(shè)整個像素均為感光區(qū)域，若存在像點A在第4行結(jié)束時開始信號讀出，到第5行結(jié)束信號進入累加器完畢，而在此期間讀取像素信號的同時像素仍在曝光，導(dǎo)致像點A后面的像點B也進入了像素的感光范圍，因此在一段時間內(nèi)對像點B也進行了積分。信號讀出混疊時間約為信號的讀出時間TL/(n+1)，n為TDI級數(shù)，對于128級TDI混疊時間最大為TL/129，相對很小。為避免這種信號混疊問題，像素在繪制版圖時可盡量將非感光區(qū)布置在迎著傳感器移動方向處，并且滿足非感光區(qū)寬度大于像素尺寸的1/129即可。

根據(jù)CMOS TDI Along-Track-Rolling曝光方式的需求和1 024×128 TDI CMOS圖像傳感器的指標(biāo)要求:數(shù)據(jù)讀出速率大于8 Mpixel/s，可得到對行渡越時間的要求為:

即一列的像素信號要在129 μs的時間內(nèi)全部讀出;累加器為129級，控制時鐘周期為TL/129=1 μs，即累加一組信號的時間。針對時序控制系統(tǒng)，可進行相關(guān)時序指標(biāo)計算:單次行選時間為TL/129;復(fù)位/像素信號讀取時間為TL/(129×2);等效總曝光時間為(128/129)TL×128;累加器讀出周期為(128/129)TL。

以四級TDI為例分析累加器工作方式如表1，得像素陣列和累加器配合時序如圖4所示，上半部分為像素陣列的時序，下半部分為累加器時序。I1、Reset1至I5、Reset5為各級累加信號和復(fù)位信號，當(dāng)?shù)降?個TL時，累加器1累加4次，讀出信號Read開始有效。Start_reset和Start_clkI配合為累加器啟動信號;CLK1和CLK2是累加器所需要的兩相不交疊時鐘。通過加入延時單元的辦法將像素的控制時序與累加器的控制時序進行同步處理，加入延時單元的原則為像素陣列的延時要略大于累加器的控制時序即可。

表1 四級TDI的累加器工作方式

圖4 像素陣列和累加器配合時序關(guān)系(4級)

2.2 列級ADC控制時序的設(shè)計

芯片采用列級ADC，比較器對累加器的輸出信號進行采樣，量化，翻轉(zhuǎn);利用脈沖鎖存器將比較器的翻轉(zhuǎn)信號轉(zhuǎn)化為一個脈沖信號，控制第1級寄存器來存儲比較器翻轉(zhuǎn)時對應(yīng)的計數(shù)器值。經(jīng)轉(zhuǎn)碼電路將二進制碼轉(zhuǎn)到格雷碼，使得鎖存到寄存器里面的數(shù)據(jù)為格雷碼。得到的信號數(shù)據(jù)通過第2級寄存信號輸入到多路選擇器，列選后由第3級寄存器實現(xiàn)信號的同步性，即可輸出數(shù)字信號。

列級ADC采用采用差分輸入的比較器。比較器工作的3個階段:①采樣輸入信號;②正常量化，即用含有1 024個臺階的斜坡信號和輸入信號做比較，當(dāng)斜坡信號上升到比輸入信號高時，比較器由低電平翻轉(zhuǎn)成為高電平，產(chǎn)生一個上升沿;③強制翻轉(zhuǎn)，如果輸入信號大于斜坡信號的最大值，超出了量化范圍，在正常量化階段比較器不會翻轉(zhuǎn)，沒有有效的上升沿，所以在此階段需要加一個大信號強制比較器翻轉(zhuǎn)。然后等待著下一次采樣輸入信號階段的到來。多路選擇器采用移位寄存器的方法實現(xiàn)，由1 024個D觸發(fā)器構(gòu)成，輸入數(shù)據(jù)串時，只有一個為1即選中列，其余列均為0不選中。從格雷碼到二進制碼轉(zhuǎn)碼電路中得到的數(shù)據(jù)要經(jīng)過第三級寄存器對數(shù)據(jù)進行同步，整個芯片共用一個D觸發(fā)器結(jié)構(gòu)的寄存器，一個D觸發(fā)器用來寄存一位數(shù)據(jù)，用十個D觸發(fā)器即可滿足十位數(shù)據(jù)的寄存。由以上分析很容易得到列級ADC的時序關(guān)系，可參考圖6中仿真結(jié)果中的時序。

通過控制累加器的輸出信號(Read)的時序，可以控制累加器的累加次數(shù)，并且需要列級ADC相關(guān)的信號做出相應(yīng)的變化，才能進行完整的曝光控制。

2.3 I2C傳輸控制模塊

本芯片采用一主一從標(biāo)準(zhǔn)傳輸模式的I2C控制傳輸，與各個控制模塊之間的關(guān)系如圖5所示，實現(xiàn)曝光時間(TX_ctrl)、曝光強度(Vtx_ctrl)、累加級數(shù)(stage_ctrl)、電流基準(zhǔn)(i_ctrl)、電壓基準(zhǔn)(v_ctrl)的控制。按照標(biāo)準(zhǔn)I2C協(xié)議設(shè)計，I2C主機在芯片外實現(xiàn)，從機集成在芯片上，所以本文對主從機進行RTL代碼設(shè)計，但只對從機進行邏輯綜合、布局布線和驗證。

圖5 I2C總線與其他模塊的控制關(guān)系

3 實驗結(jié)果

在各子模塊時序控制電路設(shè)計完畢后，完成整個時序控制系統(tǒng)的調(diào)試，進行邏輯綜合、布局布線、靜態(tài)時序分析，完成驗證。程序設(shè)計中優(yōu)先考慮代碼的可綜合性和設(shè)計的可靠性。各子模塊除去不交疊時鐘，源代碼全部采用可綜合的HDL語句編寫，使綜合后的設(shè)計更加可靠。結(jié)果表明時序正確且滿足要求，建立時間和保持時間等均沒有違例，共耗費了761個標(biāo)準(zhǔn)邏輯單元，使用了總的動態(tài)功耗為40.55 μW，總的泄漏功耗為10.43 μW。并與模擬電路部分結(jié)合后進行驗證，渡越時間TL范圍34 μs～258 μs，行掃描率最高可達到32 kHz，最小為4 kHz。

整體時序控制仿真結(jié)果如圖6，左圖精度為0.5 μs，右圖精度為5 μs，時序左右對應(yīng)。主時鐘頻率為10 MHz，累加器的參考時鐘Clk_1M為1 MHz。上文分析得像素復(fù)位時間RST＜TL/(129×2)=500 ns;曝光時間TX＜TL/(129×2)=500 ns，此仿真由 I2C 寫操作控制曝光時間為100 ns，RST為200 ns。readout信號為累加器的輸出信號，同時作為列級ADC的輸入信號。s2、s3、s5、CT_rst、CT_set為 ADC 的時序控制信號，Reg_clk2控制第二級寄存器的數(shù)據(jù)存儲過程，ADC控制時序詳細分析見2.2節(jié)。當(dāng)累加器累加129次之后即有129個readout讀出時，行選信號LineValid開始工作，并可通過調(diào)節(jié)其高電平維持時間控制列寬。版圖如圖7，4層金屬，面積為125 μm×160 μm。

圖6 時序控制仿真結(jié)果

圖7 時序控制電路版圖

4 結(jié)論

時序控制電路是保證系統(tǒng)工作極為重要的一部分，控制著圖像傳感器各個功能模塊的運行，負責(zé)用戶與傳感器之間進行數(shù)據(jù)通訊。本文通過增加曝光頻率對傳統(tǒng)的行滾筒式曝光方式進行改進，解決了像素電荷轉(zhuǎn)移同時性和信號累加的同步性的問題，在不影響同列像素采集信號同步性的前提下實現(xiàn)了滾筒式曝光。完成了TDI CMOS圖像傳感芯片的像素陣列、累加器和列級ADC的時序控制設(shè)計和驗證，并通過I2C總線進行相關(guān)可變參數(shù)的控制，結(jié)合模擬電路實現(xiàn)了標(biāo)準(zhǔn)CMOS工藝的多級長線陣TDI圖像傳感器。

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