基于FPGA的直序擴頻系統的同步設計

張波濤，馬艷娥，李劍，胡冠華，邢磊

（中北大學 信息探測與處理技術研究所 太原 030051）

0 引言

擴頻通信技術因為具有較強的抗干擾、抗噪聲、抗多徑衰落能力、較好的保密性、較強的多址能力和高精度測量等優點，在軍事抗干擾和個人通信業務中得到了很大的發展。在擴頻系統中，對擴頻碼的同步捕獲又是一項關鍵的技術，近年來受到了廣泛的關注和研究[1]。

1 偽隨機碼捕獲

對于常規數字通信，接收端有了相干載波，即可解調出基帶數字信號，然而對于擴頻信號，首先要完成解擴才能進行解調。接收機若要把偽碼擴展的信號解出，接收方就必須能產生一個與發方一樣的偽碼序列(保證最大相關值)，而且該本地偽碼速率、相位要與接收到的偽碼保持一致[2]。對于約定好的收、發方用同一個偽碼很容易辦到，但是，如果要從解擴相關器中得到傳送的信息，僅僅保證一樣的碼型是遠遠不夠的，因為即使相同的偽隨機碼，當相位差大于一個碼片時，它們的相關峰就完全消失。所以擴頻信號的同步是擴頻通信的關鍵技術，其性能的好壞直接影響到系統。

偽隨機碼同步流程圖如圖1所示，首先是同步捕獲(又稱粗同步)，主要是捕獲偽碼。接收機在一開始并不知道對方是否發送了信號，因此需要有一個搜捕過程；其次是同步跟蹤(又稱精同步)，一旦完成捕獲后，則進入跟蹤過程，即繼續保持同步，不因外界影響而失去同步[3]。

圖1 偽隨機碼同步流程圖

2 匹配濾波器的基本原理

匹配濾波器是一種無源相關技術，它可以快速地實現相關器的功能。這里的“匹配"是指濾波器的傳遞函數為所傳輸信號的復共軛函數。與串行捕獲法相比。匹配濾波器捕獲的最大優點是捕獲時間短，可以快速完成擴頻信號的解擴和解調，且數字化容易實現。在理想情況下，數字匹配濾波器(DMF)捕獲系統最多只需要一個擴頻序列周期的時間，就可檢測出同步相位，實現擴頻序列的捕獲。

匹配濾波器的基本結構如圖2所示。主要由3部分組成：移位寄存器、乘法器和多輸入加法器組成，這是一個類似于FIR數字濾波器的結構。

圖2 數字匹配濾波器結構示意圖

濾波器的輸出s0(t)是輸入信號s(t)和濾波器沖激響應向h(t)在時間域的卷積積分。在0-TD的時間間隔內，匹配濾波器的沖激響應為輸入信號的時間反轉，即：

則其輸出波形為：

R(t)為輸入信號的自相關函數，因此匹配濾波器可以看成是一個相關器，但一般相關器必須經過時間為T的積分，才能得到一個相關值，而匹配濾波器的每個時間點上都能輸出一個相關值，因而是一種快速的相關器件[4]。

當處理基帶信號時，設輸入的偽隨機碼序列為：

其中ak為周期為N的偽隨機碼序列的序列值，(n) 為沖激序列。

3 匹配濾波器法的設計與實現

在前面已經提過，擴頻通信系統解擴的關鍵技術是擴頻信號的同步，其性能的好壞直接影響到系統的性能和可靠性，碼同步的關鍵又是在PN碼捕獲方法[5]。

當擴頻碼周期較長時，采用常規方法就需要較多抽頭的FIR濾波器，這樣的濾波器實現起來比較困難，而且占用資源較大，其硬件復雜度會隨著擴頻碼的長度成倍增長。因此，將匹配濾波器在FPGA中以一種簡單有效的方法來實現是一個關鍵。基于上面思想，用FPGA來實現的數字匹配濾波器由兩組延遲移位寄存器、乘法器、算術累加器和一組系數寄存器構成。

具體的設計思想如下：

第一步設計一個本地相關器，在該相關器中設置一個移位寄存器存放本地PN碼，設置另一個移位寄存器用于存放接收的擴頻信號，并以每次時鐘到來移位一次的方式將新接收到的擴頻信號移入。

第二步是進行同步判決，其相關值的計算可通過乘法器運算結果的累加來實現，進而判斷是否同步。每步進一個時鐘，就通過累加器得到自相關函數的峰值，將此累加結果與門限值相比較，當本地PN碼與接收PN碼相關匹配時，相關值輸出大于門限值，說明捕獲成功。

第三步是在捕獲到同步信息時啟動本地序列生成器，以生成與發端擴頻序列同頻同相的本地序列，以便進行解擴處理輸出原始的數據信號。

在前面的兩種串行捕獲方法中，相關器在每一個時鐘周期只對一位PN碼進行相關，并且在一定的時間內將所有相關值相加，捕獲過程中本地PN碼的相位是變化的。而在匹配濾波器中，每一個時鐘周期內都要將N位PN碼進行相關，并將相關結果相加，在捕獲過程中本地PN碼的相位是靜止的。

為了使系統能適應更高的速率，也可以分四路同時進行相關值的運算，這樣可在適當增加一定硬件復雜度的情況下換取系統更快的捕獲速度[6]。

為了防止虛警造成的假同步，通常捕獲系統都會增加同步驗證電路，即在初次捕獲成功后進行一次或多次的同步檢驗，因此在并行捕獲的基礎上可以擴展一種雙駐留數字匹配濾波捕獲方法，該方法是單次駐留數字匹配濾波器的一種擴展使用，它克服了原來快速捕獲系統中由于虛警導致系統進入檢測階段后失去對原來接收碼元的跟蹤的缺陷，提高捕獲系統的可靠性，進而縮短捕獲時間。

雙駐留數字匹配濾波器捕獲方案如圖3所示。整個捕獲過程被分成了兩個階段，第一階段稱為匹配階段(即第一次駐留)，第二階段稱為驗證階段(即第二次駐留)，第二次駐留的窗長度是第一次駐留的窗長度的擴展[7]。

圖3 雙駐留數字匹配濾波器捕獲法的原理圖

接收到的碼序列先流入捕獲模塊l的數字匹配濾波器DMFl中，當相關值超過了門限值時，它就會觸發捕獲模塊2中的數字匹配濾波器DMF2進行驗證；否則重新調整相位進行新一輪捕獲。直到兩個捕獲模塊的輸出都大于門限，則系統完成對碼序列的捕獲。因為雙駐留數字匹配濾波器也是單次駐留數字匹配濾波器的擴展實現，因此在本論文中僅對單次駐留數字匹配濾波器的偽碼捕獲進行設計并仿真，仿真結果如圖4所示。

圖4 偽碼捕獲仿真圖

在仿真圖中，clkl是接收序列pnl的時鐘，clk2是本地序列pn2的時鐘，enable是控制本地序列pn2停止的信號。圖中可以看出，當本地PN碼與接收信號中的PN相關不匹配時(本仿真實驗中相位相差6個碼元長度)，本地序列pn2在捕獲期間相位是靜止的，而接收序列pn2在時鐘作用下滑過本地PN碼，當經過6個時鐘周期后，經過匹配相關，相關和大于門限值，即接收PN碼與本地PN碼相位相同，再啟動本地PN碼進行同步相位移動，即實現了捕獲[8]。

4 結論

本文論述了采用數字匹配濾波器法，在QuartusII軟件平臺上實現直序擴頻系統中偽隨機碼的同步捕獲，仿真結構證明，匹配濾波器法對偽碼進行快速捕獲是一種行之有效的方法，

[1]何世彪,譚曉衡.擴頻技術及其實現[M].北京:電子工業出版社,2007.

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[3]李濤,孫基國.擴頻通信系統中擴頻碼并／串快速捕獲的數字化實現[J].應用科技,2004,31(1):1-4.

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[7]金西.VHDL與復雜數字系統設計[M].兩安:西安電子科技大學出版社,2003.

[8]朱維勇,欒銘.EDA與數字系統設計[M].北京:機械工業出版社,2004.