ADS5287及其在MIMO接收機中的應用

劉曉明，何 徽，吳皓威，汪夢柔

（重慶大學 通信工程學院，重慶400030）

隨著各種無線通信業務和寬帶數據業務的不斷發展，無線頻譜資源越來越緊張。如何更高效地利用有限的頻譜資源成為無線通信研究的焦點。多天線技術(MIMO)充分利用了空間資源，可以通過空間復用、空間分集或智能天線技術，達到提高數據比特率、降低誤碼率或提高信噪比的目的。MIMO技術可以在不增加系統帶寬和天線總發射功率的情況下大幅提高信道容量，近年來成為無線通信研究的熱點，得到了較為廣泛的應用。

在MIMO接收機中，多根接收天線對模數轉換模塊的通道數目提出了要求，而且要求各通道的信號延遲和增益要相同。TI公司的8通道模數轉換器ADS5287的時鐘分配電路能將各通道的孔徑延遲誤差控制在±20 ps以內，并且8個模數轉換通道均使用同一個參考電壓，保證各通道的延遲和增益是相同的，所以該芯片適合用于MIMO接收機的模數轉換。另外，TI公司在ADS5287的制造過程中，對每一塊芯片的內部參考電壓電路進行了校準，使得不同的芯片之間的參考電壓一致，有利于在一個設計中使用多塊ADS5287，同時保證每一個通道的增益相同，便于對系統的天線數目進行擴展。所以，本文選用ADS5287設計了用于MIMO中頻接收機的硬件電路。

在該設計中輸入信號為中頻信號，在設計AD前端驅動電路時需要考慮與中頻輸入信號線阻抗匹配的問題。ADS5287采樣為中頻采樣，采樣頻率較高，同時每個通道的數據輸出方式為串行輸出，數據速率高達650 Mb/s。所以在PCB設計中需要充分考慮數字信號的完整性問題。

1 系統結構

系統結構框圖如圖1所示。本設計采用TI公司的ADS5287對射頻前端輸出的8路中頻信號進行采樣，采用MINI公司的RF變壓器TC1-1T+將單端中頻信號轉換為差分信號，作為ADS5287的模擬輸入。采用Altera公司的CycloneⅢ系列FPGA芯片EP3C120F780C7N作為信號處理芯片，對模數轉換得到的數據進行數字下變頻及基帶信號處理。使用TI公司的時鐘發生芯片CDCE62005為AD采樣芯片和FPGA提供時鐘。使用宏晶公司的單片機STC89LE52來配置CDCE62005和ADS5287。

2 ADS5287簡介

ADS5287是一款高性能、低功耗的8通道模數轉換器，分辨率為 10 bit，最高采樣率可達 65 MS/s，模擬輸入帶寬為520 MHz。ADS5287由時鐘管理、模數轉換、片內參考電壓電路、控制寄存器、并串轉換、LVDS驅動、功耗管理等模塊組成。

ADS5287的采樣時鐘輸入電路支持LVCMOS、LVPECL和LVDS電平標準。ADS5287中從時鐘源到各個通道采樣電路的時鐘路徑匹配，保證了各通道之間的孔徑延遲誤差在±20 ps以內。

由于采用了基于開關電容的差分采樣保持結構，ADS5287的模擬輸入電路在輸入信號頻率較高或采樣頻率較高的情況下仍然具有良好的交流性能。在輸入模擬信號頻率為25 MHz、采樣頻率為65 MS/s的條件下，其信噪失真比（SINAD）可達 62 dB[1]。

ADS5287內部用一個參考電壓電路為8個ADC通道提供參考電壓，這樣，同一塊芯片上的8個ADC通道所使用的參考電壓均相同。另外，在制造過程中，每一塊芯片的參考電壓都經過校正，保證了不同芯片之間的ADC通道所使用的參考電壓都是相同的。這有利于在一個MIMO接收機中使用多片ADS5287，同時保證每一個ADC通道的增益相匹配，便于對系統的天線數目進行擴展。

ADS5287內部有一組控制寄存器，控制整個芯片的工作方式?？刂萍拇嫫骺梢酝ㄟ^信號線CS、SCLK和SDATA按照規定的時序串行配置。通過對控制寄存器的配置，可使芯片工作在不同的模式。例如，可使整個芯片或部分ADC通道工作在休眠模式以節省功耗，可以選擇LVDS輸出的驅動能力以適應不同的負載等。在使用時可根據需要對ADS5287進行配置。

3 中頻接收機中ADS5287外圍電路的設計

3.1 時鐘

對于模數轉換器，時鐘信號的穩定性很重要。采樣時間的定時誤差將造成采樣幅度的誤差，進而降低信噪比。模數轉換器的信噪比和各影響因素的關系[5]如下：

其中，fa為輸入模擬信號的頻率，tJ為時鐘信號抖動的RMS值，ε為 ADC的平均 DNL，N為 ADC的分辨率，Vn為熱噪聲。由式（1）可知，當信號輸入頻率較高時，時鐘的穩定對信號的SNR影響很大。所以在本設計中使用TI公司的低抖動時鐘發生芯片CDCE62005為ADS5287提供LVDS電平的時鐘信號。時鐘信號采用交流耦合方式。差分的時鐘驅動有利于抑制共模噪聲對時鐘的干擾，降低時鐘抖動，提高時鐘穩定性。

3.2 模擬輸入

ADS5287的模擬信號輸入端需要從外部提供1.5 V的直流偏置電壓，該電壓可由ADS5287的Vcm引腳提供。ADS5287的模擬輸入引腳需要一個直流偏置電流，8個ADC的輸入總共需要直流電流的強度[1]為：

其中，fs是實際的ADC采樣率。如果ADC的前端驅動采用直流耦合方式，則驅動端的直流驅動能力必須滿足式(2)。實際上，每個模擬輸入引腳在芯片內部通過1.2 kΩ的電阻連接到Vcm引腳，如圖2[1]所示。 當ADC的信號輸入采用電容交流耦合方式時，由Vcm引腳通過芯片內部的1.2 kΩ電阻提供輸入端所需的直流偏置電壓和電流。在這種情況下，從Vcm注入模擬輸入引腳的電流將會在1.2 kΩ的電阻上產生壓降，壓降幅度由采樣頻率決定。例如，當采樣頻率為 50 MS/s，則將該采樣頻率代入式（2），在內部電阻上產生的壓降為：

這對于ADS5287來說是不可接受的。所以在這種情況下不宜采用電容耦合方式。

另外，模擬信號的前端驅動方式還要考慮阻抗匹配問題，根據傳輸線理論，在高頻信號的傳輸路徑中若阻抗不連續，將會發生反射。如式（4）所示[6]，其中Γ是反射系數，為阻抗不連續處反射電壓與入射電壓的比值。要減小反射系數，就要使負載的阻抗盡可能與傳輸線阻抗匹配。

基于以上兩點考慮，本文中設計的模擬輸入驅動電路如圖3所示，ADS5287的Vcm引腳接到IF變壓器的次級線圈的中間抽頭，為模擬信號輸入端提供直流偏置電壓和直流偏置電流。該偏置電流將在R514和R515上產生壓降，但因為R514和R515的值很小，該壓降也很小，在采樣頻率為 50 MS/s的情況下，由式（5）計算得出，僅為0.59 mV，可以忽略。

阻抗匹配通過R509實現。ADS5287輸入端阻抗很大，近似地看作是無窮大。故R509與后級電路并聯后的阻抗仍為 49.9 Ω。TC1-1T+為 1：1變壓器，所以從變壓器初級線圈看，輸入阻抗為49.9 Ω，與傳輸線的阻抗相匹配，可以減小IF輸入端的信號反射。R514和R515的作用是減小由采樣電流和寄生參數共同造成的振鈴，減小采樣頻率的泄漏。

3.3 參考電壓

ADS5287的參考電壓的產生方式可以很靈活，有3種模式可供選擇：內部產生、外部輸入參考電壓或外部輸入VCM電壓。

在本設計中，內部產生模式能夠滿足應用，并且使用內部模式不需要另外提供電壓源，可簡化電路設計。所以在本文的設計中，ADS5287的參考電壓的產生采用內部產生的模式。

在內部產生模式下，內部參考電壓電路產生REFt（2.5 V）、REFb（0.5 V）、Vcm(1.5 V)，供 8 路 ADC 使用。REFt(2.5 V)和 REFb(0.5 V)電壓差值為 2.0 V，決定了模擬輸入信號的差分電壓動態范圍為2.0 Vpp。Vcm為1.5 V，模擬輸入信號的直流偏置電壓范圍為1.5 V±0.05 V。

4 PCB設計與信號完整性仿真

4.1 PCB設計

考慮到該設計是用于MIMO技術的，因此各通道的信號應該同時到達ADC，故各通道的模擬信號線之間應該等長。另外，因為在該應用中ADS5287的采樣率較高，而數據輸出是串行輸出，因此數據輸出的信號速率很高。例如，若采樣率為65 MS/s，AD采樣分辨率為10 bit，則數據傳輸速率為 65×10＝650 MHz。 這就要求在PCB設計時要充分考慮信號完整性問題和時序問題。需要慎重選擇PCB的層疊結構、各類信號線的線寬，線距以控制走線的阻抗和差分線的差分阻抗。在本設計中，采用6層板，層疊結構為：信號-地-信號-電源-地-信號，層間填充介質選用介電常數為4.8的FR4。頂層信號層和底層信號層到地層距離為5 mil，頂層和底層單端信號走線線寬為 6 mil，走線的特性阻抗為57.34 Ω。頂層的差分信號走線線寬為 5 mil，間距為 5 mil，差分阻抗為 100.31 Ω。

各通道的差分數據線之間應該等長，且與時鐘線等長。另外，每根差分對的差分線之間也要求等長、并且差分對內部兩根差分線之間的等長要優先于差分對之間的等長，因為差分對內部差分線之間的長度不匹配會同時帶來信號完整性問題和時序偏移問題。為了滿足上述布線規則，PCB布線采用了蛇形走線。在布線設計時嚴格控制了 ADCLK、LCLK、OUT1～OUT8這 10對差分線的線長，任何兩根線的長度偏差保持在±5 mil之內，保證了各信號在PCB走線上的傳輸延遲偏差很小(在±0.83/s之內)，可以忽略。

4.2 信號完整性分析

在本文所設計的系統中，ADS5287的8個數據通道的輸出以及2個時鐘輸出為高速信號線，數據速率高達650 Mb/s，均采用LVDS電平標準。為了驗證高速信號線的信號完整性，在完成系統的PCB設計之后，使用Hyperlynx軟件的Boardsim工具對PCB設計進行了信號完整性分析。仿真中，ADS5287和EP3C120F780C7N所使用的模型均為制造商提供的IBIS模型，所以得到的結果具有重要的參考價值。

4.2.1 反射分析

圖4所示為對三種信號線接收端波形仿真的結果，(a)、(b)、(c)的波形為 LVDS 接收端正負端信號，(d)、(e)、(f)的波形為接收端的差分信號（正端與負端的電壓差）。主要觀察(d)、(e)、(f)的波形，因為 LVDS接收器是通過檢測正負接收端電壓的差值來判決的。圖 4（a）、（d）為ADCLK，其頻率為 65 MHz，圖 4(b)、(e)為 LCLK，其頻率為 390 MHz，圖 4(c)、(f)為數據線，數據速率為 650 MHz。(a)、(b)、(c)中示波 器橫軸刻度 為 5 ns/div，(d)、(e)、(f)中示波器橫軸刻度為1 ns/div。由仿真結果可知，使用差分信號線有效抑制了共模干擾，時鐘線上波形在邊沿處的單調性很好，較平滑，沒有出現因反射而引起的鋸齒狀抖動。數據線上頻率較高為650 MHz，波形也很平滑，沒有出現因反射而引起的鋸齒狀抖動。

4.2.2 串擾分析

因為ADS5287的數據輸出頻率較高，而各通道的數據線彼此靠得很近，故有必要對這些線進行串擾分析。在Boardsim中對所有可能受到攻擊的ADS5287的輸出數據線和時鐘線進行了串擾分析，結果如圖5所示。圖中虛線為接收端高低電平判決門限。實線為各接收端接收高電平時，疊加的串擾。由圖5可知，結果中最大的串擾峰峰值為25 mV，疊加了串擾的高電平信號仍然遠遠高于高電平判決門限電平。從該分析可看出，利用LVDS電平標準來進行高速數據傳輸，能有效抑制信號線間的串擾。首先，作為攻擊者，差分線上的電流大小相等，方向相反，差分線又彼此靠近，對外的干擾可相互抵消。其次，作為被干擾者，差分線由于彼此靠近，受到的干擾相同，差分信號中干擾被抵消。

本文介紹了TI公司的ADS5287模數轉換器的結構、原理以及應用電路設計。并結合Altera公司的CycloneⅢ系列的FPGA芯片EP3C120F780C7N，設計了支持8通道的MIMO中頻接收機的電路。對設計完成后的PCB中的重要高速信號線進行了信號完整性仿真。

[1]Texas Instruments.10 bit,Octal-channel ADC up to 65 MS/s[Z].2008.

[2]Texas Instruments.Five/Ten output clock generator/jitter cleaner with integrated dual VCOs[Z].2010.

[3]Altera.CycloneⅢdevice handbook[Z].2010.

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