基于FPGA的成像聲納FFT波束形成器設計

楊 威，趙極遠，孟 蕊

（哈爾濱工程大學 水聲技術重點實驗室，黑龍江 哈爾濱150001）

海洋面積占地球表面積的71%，海底蘊藏的石油、天然氣等礦產資源量也遠遠超過陸地。由于能源危機和資源短缺日益嚴重，世界各國對海洋的開發利用愈發重視。水聲成像技術不僅能夠探測海底結構，而且相比于傳統視頻設備，其優點是呈現的圖像幾乎不受水文條件的影響，無論在軍用還是民用領域，聲成像技術都是未來船舶與海洋工程研究的主要技術之一[1]。

對要求實時成像的成像聲納來說，成像速度是衡量其性能優劣的一個非常重要的標準。波束形成器是成像聲納數字系統的重要組成部分，其運算速度影響到整個系統的成像速度，因此提高波束形成運算速度是提升成像聲納成像速度的關鍵。相移波束形成中的FFT波束形成技術由于具有非常成熟的算法、實現結構和快速的運算速度，成為成像聲納波束形成器首選。

1 FFT波束形成器原理

波束形成技術是指將按一定幾何形狀排列的多元基陣的各陣元輸出，經過處理形成空間指向性的方法，目的是使多陣元構成的基陣經過適當地處理得到在預定方向的指向性[2]。

本文采用等間隔直線陣FFT波束形成。一個N元等間隔直線陣陣元間隔為d，當接收信號為單頻或窄帶信號時，基陣第i號陣元的輸出信號可用復數表示為：

式(2)實際上是離散傅里葉變換的形式，因此計算一個等間隔直線陣各波束輸出值就等價于計算各陣元的輸出信號xi的離散傅里葉變換，可以利用這一特點對基陣輸出信號作快速波束形成處理。

2 FFT波束形成器的DSP Builder實現與驗證

2.1 FFT波束形成器的DSP Builder實現

為了讓成像聲納達到較高的分辨率，需要對更多的數據進行實時性處理。因此本設計要求在20 μs內得到512點FFT運算結果，并且運算結果誤差在1%以內。考慮參數要求，FFT波束形成器設計包括如下三部分：數據預處理部分（加權、聚焦），512點基 2 DIT-FFT算法部分及數據整理部分(ABS計算)。總體框架如圖1所示。

2.1.1 流水線技術

為了提高數據處理能力，采用流水線設計方法提高系統的工作頻率。FFT模塊9級運算單元(State0～State8)并行運行，這樣9級數據運算時間僅為1級的運算時間。圖2給出了 9級處理單元(State0～State8)的 DSP Builder實現結構圖。

2.1.2 乒乓操作

為了不間斷處理數據，本設計采用乒乓操作控制數據流。1 024點 RAM劃分為 PART A(addr:0～511)和PART B(addr:512～1023)兩部分。某一時刻 T1，向 A中寫入數據，從B中讀取數據；下一時刻T2，向B中寫入數據，從A中讀取數據，按照上述次序循環寫入讀取數據。這樣，在完成一次512點數據FFT運算后，不需要等待即可開始下一次512點的運算，實現不間斷處理數據。

2.2 FFT波束形成器的DSP Builder驗證

分析DSP Builder設計的FFT運算模型與理論之間的誤差，使用Simulink中函數 Repeating Sequence Stair作為激勵輸入，實部、虛部循環輸入數據[0:1:511]。激勵如圖3所示。用DSP Builder HIL(Hardware In Loop)模塊將設計包裹在一套接口中間，編譯然后下載至Stratix II FPGA EP2S90F780I4芯片進行測試，得到512點FFT運算結果，如圖4所示。分析發現全部運算結果精度保持在1%以內，滿足設計要求。

3 FFT波束形成器資源消耗與性能分析

設計采用 Altera公司高性能 StratixIIFPGA EP2S90F780I4作為硬件實現平臺。使用Altera綜合與布線工具Quartus II編譯設計，邏輯資源使用12%，存儲資源使用17%，DSP資源使用56%。

圖2 9級處理單元DSP Builder實現結構圖

在編譯報告時序分析結果中，查看關鍵路徑最低fmax為31.93 MHz，也就是系統最高運行速度可達到31.93 MHz。本設計采用30 MHz系統時鐘，因此系統可在17.07 μs內得到512點FFT運算結果，滿足本設計成像系統波束形成 20 μs以內要求。

本文以成像聲納數字系統的設計為背景，采用DSP Builder完成了FFT波束形成器設計與驗證。在Stratix II EP2S90F780I4 FPGA上測試設計，30 MHz系統時鐘，17.07 μs內得到 512點FFT運算結果、誤差在1%以下，滿足設計要求。

與傳統的FPGA設計方法(Matlab編寫代碼設計算法，HDL實現)相比，使用 DSP Builder開發成像聲納 FFT波束形成器極大地提高了設計的效率，節省了開發時間，并且當算法變動時，修改參數也更為方便、快捷。同時自主設計的FFT運算模型代替了使用FFT IP核，節省了開發成本。

[1]楊長根.基于FPGA的成像算法研究與實現[D].哈爾濱：哈爾濱工程大學，2009.

[2]田坦，劉國枝，孫大軍.聲吶技術[M].哈爾濱：哈爾濱工程大學出版社，2000.