在線檢測(cè)多路參數(shù)估計(jì)系統(tǒng)優(yōu)化研究

臺(tái)丙勇，王春陽，李琳

(1.長(zhǎng)春理工大學(xué) 電子信息工程學(xué)院，長(zhǎng)春 130022；2.青島大學(xué) 自動(dòng)化工程學(xué)院，青島 266071)

本系統(tǒng)應(yīng)用于檢測(cè)數(shù)據(jù)類型多、數(shù)據(jù)處理量大、實(shí)時(shí)性要求較高的信息處理，F(xiàn)PGA作為系統(tǒng)主處理器，完成系統(tǒng)初始化、邏輯控制、存儲(chǔ)控制等全部功能以及對(duì)圖像數(shù)據(jù)進(jìn)行預(yù)處理，DSP作為輔處理器，僅完成對(duì)數(shù)據(jù)的運(yùn)算與分析，其與外部器件的通訊以及邏輯控制均由FPGA協(xié)調(diào)完成。本設(shè)計(jì)充分利用了FPGA和DSP各自的優(yōu)點(diǎn)，最大限度的發(fā)揮他們對(duì)復(fù)雜邏輯的處理能力以及對(duì)海量數(shù)據(jù)快速處理的優(yōu)異性能，兩者優(yōu)劣互補(bǔ)，從而達(dá)到優(yōu)化系統(tǒng)性能的目的，系統(tǒng)實(shí)時(shí)性得到很好的保證。

1 系統(tǒng)硬件電路設(shè)計(jì)

1.1 系統(tǒng)總體設(shè)計(jì)

本系統(tǒng)采用 ALTERA公司的 StratixⅡ型FPGA、TI公司的TMS320DM642(簡(jiǎn)稱DM642)型 DSP作為主要芯片來實(shí)現(xiàn)系統(tǒng)功能，系統(tǒng)原理框圖如圖1所示。主要由數(shù)據(jù)采集模塊、A/D轉(zhuǎn)換模塊、FPGA主控制器模塊、數(shù)據(jù)存儲(chǔ)模塊、DSP輔處理器模塊、單片機(jī)程序下載及數(shù)據(jù)顯示模塊組成[1]，實(shí)現(xiàn)了被測(cè)物體多路參數(shù)的快速提取、轉(zhuǎn)存以及高速圖像數(shù)據(jù)的處理、傳輸和實(shí)時(shí)顯示。

圖1 系統(tǒng)原理框圖Fig.1 System block diagram

系統(tǒng)啟動(dòng)時(shí)，首先由 FPGA完成系統(tǒng)的初始化，設(shè)置 DSP的工作狀態(tài)，配置傳感器的工作模式，啟動(dòng)對(duì)數(shù)據(jù)的采樣及A/D轉(zhuǎn)換。壓力、位移等數(shù)據(jù)量較小且不需要進(jìn)行大數(shù)據(jù)量計(jì)算的參數(shù)經(jīng)FPGA緩存后直接送入DSP進(jìn)行快速處理，而數(shù)據(jù)量較大的數(shù)字視頻信號(hào)經(jīng)FPGA預(yù)處理后分別送入兩片SDRAM中供DSP讀取進(jìn)行后續(xù)運(yùn)算處理。FPGA控制兩塊SDRAM以乒乓方式工作，當(dāng)一片SDRAM 存滿數(shù)據(jù)后，F(xiàn)PGA即以中斷方式通知DSP讀取此片SDRAM中相應(yīng)地址中的數(shù)據(jù)，與此同時(shí)，F(xiàn)PGA向另一片SDRAM中送入數(shù)據(jù)，如此交替，實(shí)現(xiàn)數(shù)據(jù)流在系統(tǒng)中的高速傳輸。在此過程的初始階段，DSP完成自身的初始化后處于等待狀態(tài)，同時(shí)通過查詢和中斷方式，實(shí)時(shí)檢測(cè)FPGA對(duì)其發(fā)出的中斷信號(hào)(讀取數(shù)據(jù)的命令)，一旦檢測(cè)到 FPGA發(fā)出的中斷命令，DSP立即讀取相應(yīng)SDRAM中的數(shù)據(jù)進(jìn)行處理，并將處理結(jié)果存儲(chǔ)在存儲(chǔ)器中，最后根據(jù)用戶的要求，將結(jié)果通過雙口RAM送往單片機(jī)，通過單片機(jī)接口送入PC機(jī)進(jìn)行顯示及存儲(chǔ)。

1.2 系統(tǒng)具體實(shí)現(xiàn)

本系統(tǒng)選用了PHILIPS公司的增強(qiáng)型視頻輸入處理器芯片SAA7111A對(duì)CCD圖像傳感器采集的視頻信息進(jìn)行數(shù)字化信息轉(zhuǎn)換[2]，其片內(nèi)產(chǎn)生的時(shí)鐘通過數(shù)字PLL鎖定行同步，能夠?qū)崿F(xiàn)行同步信號(hào)的自動(dòng)檢測(cè)與分離。圖2所示為系統(tǒng)A/D轉(zhuǎn)換邏輯連接框圖。

圖2 A/D轉(zhuǎn)換邏輯框圖Fig.2 A/D Converter logic diagram

視頻接口的吞吐量是由緩沖區(qū)的大小和 DMA數(shù)據(jù)搬移速度兩部分決定的，為了保證視頻數(shù)據(jù)的實(shí)時(shí)性，在視頻捕捉時(shí)，數(shù)據(jù)搬移時(shí)間必須小于數(shù)據(jù)填充時(shí)間；數(shù)據(jù)顯示時(shí)，數(shù)據(jù)搬移時(shí)間必須小于數(shù)據(jù)輸出時(shí)間。

視頻數(shù)據(jù)填充緩沖區(qū)的時(shí)間由填入有效采樣時(shí)間tF和圖像水平空白時(shí)間tH兩部分組成，總時(shí)間tO

由此可見，要保證視頻數(shù)據(jù)的實(shí)時(shí)性，DMA的搬移速度必須大于 300MBps，實(shí)際上，DM642的EDMA能夠提供最高2GBps的帶寬，能夠充分滿足系統(tǒng)設(shè)計(jì)需要。

由于SAA7111A為恒速視頻解碼芯片，系統(tǒng)選用兩片HY57V283220((L)T(P)-H)型SDRAM[3]構(gòu)成4M*64bit的存儲(chǔ)空間，與DM642外部存儲(chǔ)器接口(EMIFA)直接相連作為與變速DSP圖像處理連接的緩沖電路，F(xiàn)PGA控制兩塊SDRAM以乒乓方式存儲(chǔ)數(shù)據(jù)，保證任一時(shí)刻至少有一塊SDRAM的數(shù)據(jù)可供DSP讀取與處理，實(shí)現(xiàn)圖像數(shù)據(jù)的快速提取及高速處理，系統(tǒng)硬件連接如圖3所示。

圖3 系統(tǒng)硬件連接圖Fig.3 System hardware connection diagram

系統(tǒng)上電后，F(xiàn)PGA配置CCD圖像傳感器工作在自動(dòng)增益、自動(dòng)曝光工作模式。SAA7111A輸出圖像信號(hào)VPO8~VPO15以及VREF(場(chǎng)同步參考信號(hào))、HREF(行同步參考信號(hào))、RSTO(奇偶場(chǎng)標(biāo)志信號(hào))、VS(場(chǎng)同步信號(hào))、HS(行同步信號(hào))、LLC2(像素時(shí)鐘信號(hào))等信號(hào)，F(xiàn)PGA為SAA7111A提供13.5MHz的工作時(shí)鐘SCL，并根據(jù)其輸出的同步信號(hào)控制 CCD 的數(shù)據(jù)采集[6]。SAA7111A先將CCD圖像傳感器采集來的模擬視頻信號(hào)轉(zhuǎn)成數(shù)字視頻信號(hào)，再將轉(zhuǎn)換后的數(shù)字視頻信號(hào)傳送到FPGA里進(jìn)行緩沖，然后FPGA將數(shù)據(jù)存到SDRAMA的指定地址里，并向DSP發(fā)出中斷信號(hào)DSP_INT，隨后DSP讀取SDRAMA中的數(shù)據(jù)進(jìn)行圖像處理，同時(shí)FPGA控制CCD采集數(shù)據(jù)并將數(shù)據(jù)存到SDRAMB的指定地址里。

數(shù)字視頻信號(hào)VPO[15:8]連接FPGA的數(shù)據(jù)輸入ADD[7:0]，F(xiàn)PGA的數(shù)據(jù)輸出OUT_DATA[31:0]、地址ADDR[11:0]分別與SDRAM的數(shù)據(jù)口 I/O[31:0]、地址口 A[11:0]相連。DM642的數(shù)據(jù)線D[31:0]、地址線A[11:0]通過數(shù)據(jù)總線、地址總線分別與SDRAM的數(shù)據(jù)線I/O[31:0]、地址線 A[11:0]連接。FPGA 通過SDRAM_CEx、SDRAM_OEx、SDRAM_WEx 控制SDRAM的片選及其使能，DSP_ARDY表示場(chǎng)延遲計(jì)數(shù)結(jié)束。

DM642一旦檢測(cè)到FPGA的中斷信號(hào)即通過其引腳 CLKX向 FPGA發(fā)出進(jìn)行數(shù)據(jù)讀取的信號(hào)，F(xiàn)PGA置低 DM642的 HOLD引腳，DM642將HOLDA引腳置低。FPGA將SDRAMA片選信號(hào)CE1置低電平、輸出使能OE1置高電平，完成數(shù)字視頻數(shù)據(jù)寫到SDRAMA里，同時(shí)將SDRAMB片選信號(hào) CE2置高電平、輸出使能 OE2置低電平，使得DM642讀取SDRAMB里緩存的數(shù)據(jù)，進(jìn)行數(shù)據(jù)處理[7]。當(dāng)FPGA寫完一幀圖像數(shù)據(jù)并且DM642完成前一幀圖像的處理時(shí)，改為向 SDRAMB寫入數(shù)據(jù)，DM642讀取SDRAMA中緩存的數(shù)據(jù)。FPGA根據(jù)狀態(tài)信號(hào)RSTO把奇、偶場(chǎng)圖像信號(hào)分別存儲(chǔ)在奇場(chǎng) SDRAM(ODD)和偶場(chǎng) SDRAM(EVEN)中。數(shù)據(jù)讀取完成后，DM642置高HOLD引腳信號(hào)。

本系統(tǒng)采取雙電源供電方式[4]來消除核心電源與I/O電源上電時(shí)的延遲：CPU內(nèi)核電壓+1.4，電流850mA；外圍I/O電壓+3.3V，電流300mA。這兩個(gè)獨(dú)立電壓端通過一個(gè)肖特基二極管相連，在供電時(shí)嚴(yán)格按照順序進(jìn)行，從而保證內(nèi)核電源先上電，最晚也可與I/O電源同時(shí)上電，避免對(duì)芯片造成危害。兩電源均由5V電源經(jīng)MAX1951ESA轉(zhuǎn)換得到。

2 系統(tǒng)軟件設(shè)計(jì)

本系統(tǒng)軟件[5]對(duì)DM642內(nèi)部模塊的配置參數(shù)進(jìn)行設(shè)置，包括VPort視頻端口參數(shù)配置，SDRAM及FLASH寄存器配置，IIC總線參數(shù)配置，解碼芯片內(nèi)部寄存器配置等。

系統(tǒng)上電初始化，F(xiàn)PGA通過內(nèi)部軟件模擬I2C總線時(shí)序，配置好SAA7111A內(nèi)部寄存器，設(shè)置其工作方式，之后FPGA控制壓力、位移，CCD進(jìn)行數(shù)據(jù)采集及存儲(chǔ)，DM642通過HOLD、HOLDA握手信號(hào)實(shí)現(xiàn)數(shù)據(jù)的讀取。FPGA打開SAA7111A的輸出，對(duì)采集到的視頻數(shù)據(jù)進(jìn)行寫控制，當(dāng)一幀視頻數(shù)據(jù)寫入 SDRAM 幀緩存器后，F(xiàn)PGA關(guān)閉SAA7111A視頻輸出，發(fā)送中斷信號(hào)給 DM642，DM642對(duì)采集到的視頻數(shù)據(jù)使用特定算法進(jìn)行處理分析，并將處理后的視頻數(shù)據(jù)緩存在雙口 RAM中，通過單片機(jī)將數(shù)據(jù)傳輸?shù)絇C機(jī)中進(jìn)行圖像分析結(jié)果顯示及存儲(chǔ)，DM642在圖像處理完畢后即重新發(fā)出開始讀取請(qǐng)求，進(jìn)行下一幀數(shù)據(jù)的讀取。主程序流程圖[7]如圖4所示。

3 SOPC片上系統(tǒng)

FPGA/SOPC(可編程片上系統(tǒng))具有低功耗、高性能、低成本、高可靠性等優(yōu)點(diǎn)，將存儲(chǔ)器、I/O接口、DSP模塊以及鎖相環(huán)集成到一塊 FPGA上，電路設(shè)計(jì)在規(guī)模、可靠性、功能、功耗等多方面實(shí)現(xiàn)最優(yōu)化[8]，成為嵌入式系統(tǒng)未來發(fā)展的趨勢(shì)。本系統(tǒng)設(shè)計(jì)重點(diǎn)在于FPGA對(duì)兩塊SDRAM的乒乓存儲(chǔ)控制，保證數(shù)據(jù)能夠及時(shí)有效的供DSP讀取并進(jìn)行快速處理，從而使DSP發(fā)揮最大性能。通過在FPGA芯片內(nèi)加入SDRAM控制器內(nèi)核，并通過片上 Avolon總線與 Nios Core相連，構(gòu)建基于FPGA芯片的SOPC片上系統(tǒng)，提供更大的存儲(chǔ)容量，更快的訪問速度，更高的性價(jià)比。結(jié)構(gòu)示意圖如圖 5所示，由核心控制器單元(FPGA主控制器)，I2C、RS232、EMIF外設(shè)接口，SDRAM、FLASH數(shù)據(jù)存儲(chǔ)等單元組成，完成系統(tǒng)數(shù)據(jù)存儲(chǔ)控制的性能測(cè)試，仿真結(jié)果如圖6所示。

圖4 主程序流程圖Fig.4 Main program flow char

圖5 SOPC結(jié)構(gòu)圖Fig.5 SOPC chart

圖6 SDRAM存儲(chǔ)控制仿真圖Fig.6 SDRAM memory control simulation map

RTSO上升沿標(biāo)識(shí)一幀新圖像的起點(diǎn)，VREF高電平對(duì)應(yīng)場(chǎng)圖像正程掃描時(shí)的有效像素行期間，在有效像素行期間，HREF高電平對(duì)應(yīng)像素有效采樣時(shí)間。由仿真結(jié)果可以看出，在FPGA的控制下，OUT_DATA(數(shù)據(jù)輸出端口)能夠?qū)崟r(shí)的輸出采樣有效數(shù)據(jù)供DSP進(jìn)行后續(xù)的處理。

4 結(jié)束語

本系統(tǒng)設(shè)計(jì)引入FPGA作為主控制器，完成整個(gè)系統(tǒng)的控制功能，DSP僅作為輔處理器應(yīng)用，這與普遍應(yīng)用的DSP為主的多信號(hào)處理系統(tǒng)的設(shè)計(jì)有本質(zhì)區(qū)別，實(shí)驗(yàn)表明，本系統(tǒng)在很大程度上增強(qiáng)了系統(tǒng)運(yùn)行過程中的邏輯實(shí)時(shí)控制能力，同時(shí)，將DSP從繁雜的系統(tǒng)控制中解脫出來，使之專注于采集信息的分析與處理，算法的實(shí)現(xiàn)，可以最大程度的滿足檢測(cè)系統(tǒng)對(duì)實(shí)時(shí)性的要求，此外，該系統(tǒng)具有較快的處理速度，并且對(duì)于多路參數(shù)處理能夠保證很好的實(shí)時(shí)性。

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