無采樣保持運放的12位流水線A/D轉(zhuǎn)換器

流水線ADC的結(jié)構(gòu)

圖1給出流水線ADC的整體結(jié)構(gòu)，包括集成了輸入信號采樣保持功能的第一級級電路、具有占空比修正功能的延遲鎖相環(huán)時鐘產(chǎn)生電路、片上參考產(chǎn)生和驅(qū)動電路、延時對準寄存器陣列、LVDs輸出、SPI控制信號輸入接口以及其他輔助電路。為了降低功耗并減小由于采樣保持電路引入的噪聲和非線性，在第一級級電路中集成了高頻輸入信號采樣功能，去除了采樣保持運放。同時，通過權(quán)衡可容忍的比較器失調(diào)電壓范圍、電容匹配精度要求、OTA設(shè)計難度、后級級電路噪聲衰減因子等備方面因素，采用2.5位／級電路結(jié)構(gòu)，并通過相鄰級的冗余位錯位相加來實現(xiàn)簡單的數(shù)字校準功能。每級電路中都包括一個子ADC(sub ADc)、子DAC(subDAC)、減法器和乘4放大器。其中，sub DAC、減法器和乘4放大器利用一個開關(guān)電容結(jié)構(gòu)的MDAC模塊來實現(xiàn)，如圖1中虛框所示。無采樣保持放大器前端電路

通常，在ADC中都采用一個內(nèi)嵌采樣保持放大器(SHA embedded)的前端采樣網(wǎng)絡(luò)。SHA可以提供給后級電路一個建立后的固定電平使得子ADC和MDAC處理的是完全一致的輸入信號。但是、由于SH電路環(huán)路增益為1，運放噪聲不經(jīng)增益衰減直接等效到輸入端、同時運放需面對滿量程輸入信號，因此線性度受限。采樣保持放大器不僅消耗了大量的功耗(占整個ADC的20％至30％)，而且惡化了整個ADC的噪聲和線性度。為了減小由于采樣保持放大器引入的不利因素，采用了“SHA-less”的結(jié)構(gòu)，將采樣保持功能集成在第一級級電路中，去除了采樣保持放大器。但去除SHA采樣網(wǎng)絡(luò)前端會帶來新的問題。當高頻輸入信號到子AD C與MDAC之間的延時不同時，導(dǎo)致子ADC和MDAC處理的信號值存在偏差，當超過冗余位錯位相加電路的可校正范圍時，會引入諧波失真。因此保證兩個采樣路徑的一致性非常重要。

近年來無SHA(SHA-less)采樣網(wǎng)絡(luò)的電路結(jié)構(gòu)越來越多，通常靠MDAC和子ADC之間的RC延遲嚴格匹配來實現(xiàn)采樣電壓的同步，如圖2(a)所示。該結(jié)構(gòu)的不足之處在于在底板采樣時鐘SAl和SA2采樣結(jié)束后，從預(yù)放大到鎖存器確定比較結(jié)果需要一段時間。這段比較時間會縮短采樣時間如圖2(b)所示，或占用運放建立時間如圖2(c)所示。采樣時間減小，在高頻輸入下會導(dǎo)致輸入信號跟蹤不完全而引入非線性：運放建立時間縮短，要求運放具有更快的建立速度，從而消耗更大的功耗，否則將導(dǎo)致運放建立不完全而影響ADC整體性能。為了克服以上不足之處，本文提出了一種新的SHA-less電路方案，見圖3(a)。在嚴格匹配MDAC和子ADC之間的RC延遲的同時，通過采用高速寬帶動態(tài)比較器及鎖存時鐘下降沿可調(diào)控制來宴現(xiàn)輸入信號采樣的同步，時序關(guān)系如圖3(b)所示。MDAC在PlD下降沿采樣信號，子ADC在NPID2的上升沿對輸入信號比較結(jié)果進行鎖存，避免了采樣結(jié)束后比較器再進行比較所需要的窄脈寬時鐘。兩個采樣路徑中RC的匹配可以保證輸入信號從輸入端到達MDAC-運放和T-ADc比較器輸入端的延時相同，若預(yù)放大狀態(tài)下比較器的帶寬很大速度很快使得信號從比較器輸入到輸出延時足夠短，則兩個通路采樣的孔徑誤差可以控制在冗余數(shù)字位可校準范圍內(nèi)。該方案的重點是：

(1)動態(tài)比較器帶寬足夠大使得信號延遲足夠短，即保證信號在兩個通路中的延遲一致；(2)在延遲一致的前提下，P1D時鐘下降沿與NPlD2的鎖存時鐘上升沿對齊，實現(xiàn)對同一輸入信號的采樣。高速比較器要提供大的帶寬需要消耗更多的電流，但該功耗與SHA相比仍占優(yōu)勢。為保證時鐘沿對齊，在MDAC采樣時鐘固定的情況下，鎖存時鐘上升沿通過sPI接口實現(xiàn)了可配置調(diào)節(jié)*運用該方案仿真結(jié)果顯示在400MHz輸入信號下不考率采樣開關(guān)引入的非線性，孔徑誤差引入的電平差值仍能控制在可校準范圍內(nèi)，達到SNDR為73.4572dB，ENOB為，11.9098位及SFDR為88.4529 dB的性能。

延遲鎖相環(huán)時鐘方案

由于流水線ADC的各級級電路工作在交替變化的兩相不交疊時鐘下，為了保證每級都能擁有平均的時間來工作，提供s0％占空比的輸入時鐘非常重要。此外，從數(shù)據(jù)轉(zhuǎn)換器的角度來看，隨機的時鐘抖動會在模數(shù)轉(zhuǎn)換器何時對輸入信號進行采樣方面產(chǎn)生不確定性。因此要保證高速、高精度A／D轉(zhuǎn)換器的性能，必須首先保證采樣編碼時鐘具有合適的占空比和很小的抖動。本文提出一種用于高速流水線ADc的時鐘方案，該方案以延遲鎖相環(huán)(DLL)電路為核心，由時鐘輸入電路，50％占空比穩(wěn)定電路和無交疊時鐘電路構(gòu)成。對高頻輸入信號的采樣時鐘進行了特殊處理，能夠有效減小時鐘抖動。占空比穩(wěn)定調(diào)節(jié)電路能夠保證運放建立相脈寬從而使得運算能夠建立完全。

如圖4所示，低壓差分時鐘輸入信號CLKIP及CLKIN經(jīng)過低噪聲LVDS整形電路后轉(zhuǎn)變?yōu)椴罘謹?shù)字脈寬信號CLKP和CLKN。CLKP及CLKN經(jīng)過8級延遲線單元的延遲后生成時鐘CLKPl及CLKNl。CLKPl、CLKNl作為兩相不交疊時鐘dummy模塊的輸入，產(chǎn)生與第一級級電路同步的不交疊時鐘信號作為延遲鎖相環(huán)的反饋信號。一般來說，一個邏輯門將會產(chǎn)生幾個皮秒甚至十幾皮秒的定時抖動，因此為了減小時鐘抖動，輸入信號采樣時鐘應(yīng)經(jīng)過了盡可能少的邏輯門、圖中CLKP經(jīng)過少量邏輯門電路后直接得到第一級級電路MDAC底板采樣時鐘信號PlD和子ADC比較器鎖存時鐘信號NPlD2。鑒相器檢測CLKP和PlD_Sl的下降沿后生成的電荷泵充放電信號經(jīng)過低通濾波后得到延遲單元延遲控制信號Vctrl。同時PlDDsl和P2DD sl信號經(jīng)過單位脈寬檢測電路后得到延遲線單元脈寬調(diào)節(jié)信號Vctr2。此外，采樣網(wǎng)絡(luò)時鐘匹配通過由SPI接口輸入的信號bi(i=1，…，s)控制NMOs陣列的開啟數(shù)調(diào)節(jié)子ADc鎖存器時鐘下降沿來實現(xiàn)。其它各級級電路工作時鐘信號由延遲鎖相環(huán)延遲線輸出CLKPl、CLKNl經(jīng)過內(nèi)部各自的兩相不交疊時鐘電路后生成，減少了全局時鐘線數(shù)目，有利于版圖設(shè)計。

電路設(shè)計

增益自舉兩級密勒補償OTA

在200MHz的采樣速度下。要達到12位精度，要求第一級運放增益大于100dB，12dB閉環(huán)增益帶寬大于1GHz，輸出擺幅大于0.6V。在低電源電壓下，為了達到高的開環(huán)增益和大的輸出擺幅，設(shè)計了如圖5所示的密勒補償兩級OTA。其中，第一級為了實現(xiàn)高增益，采用了對稱式cascode增益自舉結(jié)構(gòu)：第二級要達到大的輸出擺幅，選擇了簡單的單管輸出級電路。密勒補償將電容反饋端接至cascode管的源極，可以將零點推至足夠高頻處而避免了對運放建立的影響，同時避免了去零點電阻的使用。共模反饋通過簡單的開關(guān)電容共模反饋來實現(xiàn)。

開關(guān)

對于中頻采樣ADc，開關(guān)特性的好壞嚴重影響了整體轉(zhuǎn)換性能，其非理想特性主要有有限導(dǎo)通電阻、導(dǎo)通電阻的非線性、時鐘饋通效應(yīng)、電荷注入及寄生電容耦合等。導(dǎo)通電阻阻值過大，使得采樣RC帶寬過小，嚴重限制了輸入信號帶寬和頻率。隨輸入信號變化的電阻阻值及寄生電容都將惡化轉(zhuǎn)換器的AC特性，降低線性度。為了盡量減小以上非理想效應(yīng)，采用了圖6所示的自舉開關(guān)結(jié)構(gòu)。首先將導(dǎo)通管Mla的襯底接至n2節(jié)點，可以去除襯偏效應(yīng)的影響：其次添加與Mla同樣尺寸的M1b虛擬管，可以消除高頻輸入信號通過漏源電容對采樣電容輸入端的耦合效應(yīng)。

片上參考Buffer

參考電平產(chǎn)生主要有兩方面應(yīng)用，VRP、VRN用于對MDAC放大相的采樣電容進行快速充放電，VCOMP1至VCOMP6給子ADc中的比較器提高比較參考電平。對于大的電容負載，要達到足夠快的建立速度，要求VRP、VRN的驅(qū)動電路具有很大的帶寬，需要消耗大量的功耗。因此通常情況下更偏向于將參考電平拉到片外，通過外接大的解耦電容來穩(wěn)定該電平。但是，這樣不僅增加了引腳數(shù)量，同時外加器件增加了系統(tǒng)成本。本文設(shè)計的片上參考驅(qū)動如圖7所示，VREFP~I[IvREFN由Bandgap電路提供，由于支路2、3是支路l的鏡像，因此VRP、VRN和VRP1、VRN1能夠跟蹤電平VREFP和VREFN。其中支路2要求有大的帶寬來保證建立速度，因此支路2電流很大，為25mA。支路1，3沒有建立速度要求不需要消耗太多功耗，電流為lmA。此外，電流平衡電路能夠調(diào)節(jié)支路上下電流偏差，使管子工作在正常狀態(tài)，保證了電路的穩(wěn)定性。

版圖與仿真結(jié)果

整體電路版圖如圖8所示，總面積為2mm×2mm。仿真的OTA共模電平為0.6V正、負參考電壓為0.9v和0.3V輸入信號為單頻70MHz正弦信號。仿真得到的整個電路的電流耗散為350mA。ADC整體電路的仿真結(jié)果如圖9所示。由于仿真時間的限制，F(xiàn)FT的點數(shù)只取951點。

由圖9的功率譜可以看出，整個電路的噪底在100dB附近，SFDR為92 dB，滿足12位ADC的動態(tài)范圍要求。由于采用全差分的電路結(jié)構(gòu)，整個電路基本沒有二次諧波；同時，由于采用高增益運放和自舉采樣開關(guān)，系統(tǒng)的奇次諧波，尤其是三次諧波，接近噪底。結(jié)論

設(shè)計一個12位200MHz無采樣保持運放的流水線ADc，采用SHA-Iess采樣匹配網(wǎng)絡(luò)，DLL時鐘方案，保證中頻采樣動態(tài)特性：增益自舉兩級密勒補償OTA提供了高增益和良好的建立特性，同時片上參考驅(qū)動電路避免外接電容、降低了系統(tǒng)成本。后仿真結(jié)果顯示：在輸入信號為70MHz單頻信號時，整個轉(zhuǎn)換器能夠達到92dB的SFDR和73.2 dB的SNDR，功耗為350mW。