基于FPGA的數字鎖相環設計與仿真分析

摘 要:簡要介紹了在FPGA中實現全數字鎖相環(DPLL)的原理和方法，基于具體應用，提出了一種基于FPGA的鎖相環模塊化設計，通過分析和仿真驗證，可以有效的改善鎖定時間和抑制相位抖動。

關鍵詞:鑒相;濾波器;VHDL

中圖分類號:TP

文獻標識碼:A

文章編號:1672-3198(2010)07-0293-02

1 引言

數字鎖相環(DPLL)技術在數字通信、無線電電子學等眾多領域得到了極為廣泛的應用，和傳統的模擬電路實現的PLL相比，DPLL具有精度高、環路帶寬編程可調、易于構建高階鎖相環等顯著優點，并且在數字系統中不需要A-D相互轉換。隨著集成電路技術和片上系統的深入研究，數字鎖相環必然應用更為廣泛。本文介紹了一種基于FPGA的數字鎖相環設計，并對相關參數進行了仿真與分析。

2 數字鎖相環的特點和原理

2.1 觸發型數字鎖相環基本原理

本文采用觸發型數字鎖相環如圖1所示:由數字鑒相器、數字濾波器和數控振蕩器組成。其中數控濾波器的輸入時鐘頻率為 (由晶振電路產生)，其值為14336kHz。數控振蕩器的輸入頻率為2。通常M和N為2的整數冪。時鐘2 經除計數器得到。

圖1 觸發型全數字鎖相環框圖

DPLL是一種相位反饋控制系統，它根據輸入信號f1與本地恢復時鐘f2之間的相位誤差，信號送入數字環路濾波器DLF中對相位誤差信號進行平滑濾波，并生成控制DCO動作的控制信號，DCO根據控制信號給出的指令，調節內部高速振蕩器的振蕩頻率，通過連續不斷的反饋調節，使其輸出時鐘f2的相位跟蹤輸入f1的相位。如果把數字濾波器看成一個分頻器，則分頻比為MfcK，輸出頻率為f′=K′ΔΦMfcK，數控振蕩器的輸出頻率f2=f1+k′ΔΦMfcKN。只要合理選擇K值，就能使輸出信號V2的相位較好地跟蹤輸入V1的相位，以達到鎖定的目的。如果K值選的太大，環路捕捉帶就會變小，導致捕捉時間增大;如果K值太小，可能會出現頻繁進位、借位脈沖，從而使相位出現抖動。該全數字鎖相環的f2輸出信號的頻率分別為64kHz，經過計算可確定鎖相環的參數M、N。設H=8，因為Mfc=14336kHz=442764kHz，則M=4427=224。因為2Nfc=Mfc/H=442764kHz/8，故N=14。

根據數字鎖相環的結構組成，用VHDL語言對該系統進行了設計。該數字鎖相環是時鐘穩定的數字鎖相環。其中數字鑒相模塊是異或鑒相器(DISCR)，數字濾波器由K模計數器(KCOUNT)組成，數控振蕩器包括脈沖加/減控制電路(CTRL)和N分頻器(NCOUNT)。

2.2 數字鎖相環特點

(1)電路完全數字化，使用邏輯門電路和觸發器電路，受外界和電源的干擾的可能性大大減小，易于制成全集成化的單片全數字鎖相環路;

(2)全數字鎖相環路緩和或消除了模擬鎖相環路中電壓控制振蕩器(VCO)的非線性以及零點漂移等對環路性能的影響;

(3)數字鎖相環路的部件甚至整個環路都可以直接用微處理機來模擬實現。

3 鎖相環各模塊實現

3.1 鑒相器模塊(DISCR)

該鎖相系統的鑒相模塊是由異或邏輯構成的。通過比較輸入信號V1(相位Φ1)與輸出信號V2(相位Φ2)的相位產生一個誤差信號Vd，其相位差為ΔΦ=Φ1-Φ2，當ΔΦ=Φe時，鑒相器輸出方波屬于相位鎖定階段，環路鎖定之后，輸出信號和本地估算信號是正交的。在這種情況下，只要可逆計數器的K值足夠大，其輸出端就不會產生進位脈沖或借位脈沖。這時，加/減脈沖控制器只對其時鐘2Nfc進行二分頻，使U1和U2的相位保持正交。在環路未鎖定時，若ΔΦ<Φe，其輸出脈沖的占空比小于50%，V2滯后于V1即Ud=0，該控制器便在二分頻過程中加入半個時鐘周期;而當ΔΦ>Φe，其占空比大于50%，V2超前于V1即Ud=1，可逆計數器減計數，并將發出借位脈沖到加/減脈沖控制器的“減”輸入端，該控制器便在二分頻過程中減去半個時鐘周期;這個過程是持續發生著。

3.2 數字濾波器(K模可逆計數器)模塊

本文采用的數字環路濾波是K計數器，K計數器是一個一般的可逆計數器，它的定標系數可以預置控制，異或數字鑒相器輸出Vd控制可逆計數器的計數方向。如果系統沒有任何相位誤差，V1和V2的輸出相位精確的為π/2，異或門的輸出方波是對稱的，這時可逆計數器將在相同的時間間隔內向上向下計數。假如K被預置的很大，計數器不需要借位和進位。

該K模計數器設計為一個17位可編程(K可變)可逆計數器，計數范圍為23～217，K由外部置數DCBA控制。當鑒相器輸出Vd為高電平時，K模計數器進行減計數，當計數到“0”時，輸出一個借位脈沖DN;當鑒相器輸出Vd為低電平時，K計數器進行加計數，當計數到某一設定值“DCBA”時，輸出一個進位脈沖UP;UP和DN作為脈沖加/減電路的“加”和“扣”脈沖控制信號輸入到數控振蕩模塊。

3.3 數控振蕩器模塊

數控振蕩器由一個控制脈沖加/減模塊和一個分頻器組成。其基本原理就是一個加/扣脈沖式DCO。鑒相周期輸出本地估算信號是超前或滯后于輸入信號的信息，經過數字環路濾波器過濾后，輸出“加”脈沖或“扣”脈沖指令(控制脈沖)，用此來控制脈沖去控制DCO的輸出相位。

控制脈沖變換電路共有四個觸發器組成:其中，C1，C3為R-S觸發器;C2，C4為J-K觸發器。起始時，它們均處于“0”狀態。觸發器C2的非Q端使與門A為常開門，觸發器C4的Q端保證與門B為常閉門。R-S觸發器C1，C3的狀態決定著J-K觸發器C2和C4的激勵條件。以便保證在數字環路濾波器既沒有“加”指令脈沖又沒有“扣”指令脈沖時，觸發器C2和C4在CP脈沖作用下不使其狀態反轉。觸發器C2的CP是本地高速時鐘脈沖發生器輸出的A序列脈沖，C4的CP是B序列脈沖，其仿真波形圖如圖2所示:

圖2 CTRL波形圖

4 鎖相環仿真及性能分析

4.1 鎖定時間

變模可逆計數器的模數K對DPLL的鎖定時間起著關鍵的作用。經過反復設計和驗證，我們選取了一組最佳模K參數。觀察K=25時DPLL的輸出仿真波形，環路達到鎖定狀態的仿真時間為140.5μs，而K=27時環路達到鎖定狀態的仿真時間為1.54ms。則模K越大，環路進入鎖定狀態的時間越長。

4.2 捕捉帶

所謂捕捉帶:失鎖時，ω2≠ω1，如果從兩個方向設法改變ω2，使ω2向ω1靠攏，進而使Δω=(ω1-ω2)，當Δω小到某一數值時，環路則從失鎖進入鎖定狀態。這個使DPLL經過頻率牽引最終導致入鎖的頻率范圍稱為捕捉帶Δωp。則:模數K越大，捕捉帶就越小。

4.3 同步帶

所謂同步帶:在鎖相環保持同步的條件下，輸入頻率ω1的最大變化范圍，稱為同步帶寬，用ΔωH表示。在本設計中，同步帶范圍(ΔωH)是63.82kHz～64.1kHz。通過仿真波形觀察，在環路鎖定狀態下，由于可逆計數器的連續計數，或在噪聲的干擾下，會產生進位和借位脈沖。為了減少相位抖動，K值必須取大于M/4。

5 結束語

本文介紹了基于FPGA的數字鎖相環的分析和設計，在對其所采用的原理和具體方法詳細說明的基礎上，進行了精細仿真和測試，結果表明:該數字鎖相環具有結構簡單，節省硬件資源，抑制相位抖動等優點。同時該設計是基于FPGA的模塊化設計，便于其他數字系統設計的移植和集成，在其他數字應用系統特別是在基于FPGA的通信電路中有著重要的意義。

參考文獻

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