應變Si PMOSFET電流特性研究*

胡輝勇，崔曉英 ，張鶴鳴宋建軍戴顯英宣榮喜

1.西安電子科技大學微電子學院，寬禁帶半導體材料與器件重點實驗室，西安 710071；

2.中國電子科技集團第五研究所分析中心，廣州 510610

隨著硅MOSFETs尺寸的減小，其性能可以得到顯著的提高。然而，隨著每一代技術的產生，單純靠減小尺寸的方法來提高器件性能變得越來越難。因此，要研究新型的器件結構和材料來推進其性能的發展。應變Si(SSi)科技是一項快速崛起的技術，它提供了比體Si器件要優越得多的性能并擁有良好的工藝兼容性，因此應變Si器件受到越來越高的重視。

應變Si中的電子遷移率顯著的高于體Si，并且應變Si已經被用于制造高性能的應變Si NMOSFET器件，同樣的，對于應變Si中有高的空穴遷移率這一點引起了人們制造應變Si PMOSFET的興趣。Si在弛豫的SiGe層上生長產生張應變，輕空穴帶上升，重空穴帶降低，從而大大提高了低場遷移率。有資料顯示用MBE可以生長高質量的應變Si層，可以制造出高性能的應變Si PMOSFET[1]，因此對其研究是有意義的。近年來對應變Si MOSFET的研究多著重于應變材料中遷移率的改善和具體器件的制造，對其電學特性模型的研究相對較少；另外對應變Si PMOSFET的研究明顯少于應變Si NMOSFET[2-3]。本文研究并討論了應變Si PMOSFET的電學特性，在分析器件物理結構的基礎上，推導出解析的閾值電壓，和電流電壓特性等模型，并給出了Matlab的模擬結果。

1 I-V特性

應變Si PMOSFET的結構如圖1所示。由于價帶的不連續，在應變Si PMOSFET中形成表面溝道的同時，在SiGe/Si界面SiGe一側會產生一個寄生的掩埋溝道，從圖2的能帶結構圖中可以看到Si/SiGe界面有一個價帶差，因此除了表面溝道還會形成一個寄生的掩埋溝道。然而，使用漸變的Si/SiGe界面可以減小價帶差，從而消除寄生溝道。這樣，表面溝道中的空穴濃度就會增加。

圖1 應變Si PMOS結構示意圖

圖2 應變Si PMOS能帶示意圖

圖1中在弛豫SiGe層上生長的Si產生張應變，輕空穴帶升高，重空穴帶降低，使空穴傳導有效質量降低，從而提高了應變Si PMOSTETs中的空穴遷移率。表面Si溝道層應變的程度與SiGe層表面Ge組分x相關， Ge組分越高，應變程度也越大，禁帶寬度越窄，遷移率越高。

由于張應變產生的導帶和價帶分裂，以及應變Si與弛豫SiGe之間禁帶寬度、親和勢、介電常數的不同，使得導帶和價帶產生不連續。其禁帶寬度[4]及導帶和價帶的偏移量[5]分別為(x為Ge組分)：

導帶和價帶的較大偏移量使得應變Si既適合于做NMOSFET，又適合于做PMOSFET。

應變Si的本征載流子濃度可以表示為：niSSi=，應變Si的導帶有效狀態密度Nc和價帶有效狀態密度Nv可由下式求出：

式中mn* =0.196 m0為導帶電子有效質量；mp* =0.16 m0為價帶空穴有效質量，比Si空穴有效質量0.59 m0要小得多。則可算出T=300 K時應變Si的本征載流子濃度：

在應變Si MOSFETs中，通常Si溝道區比較薄，并且比耗盡層寬度小。假設漏源偏壓不大，并且忽略短溝道效應，在垂直于表面方向做一維分析，并對泊松方程進行求解。首先可以列出泊松方程為：

xdth為最大耗盡層厚度， tSi和tox分別為應變Si和柵氧化層的厚度。εox、εSi和εSiGe分別為氧化層、應變Si和弛豫SiGe的介電常數。溝道開始強反型時閾電勢可以由下式解得：

閾電勢可以表示為：

NSiGe為襯底摻雜濃度；價帶偏移量ΔEv=0.74x-0.53x2；niSS為本征載流子濃度。

在應變 Si溝道開啟時的 SiGe耗盡層寬度xdth為：

設VFB為平帶電壓， Cox為柵氧化層的電容，那么閾值電壓Vth可以表示為：

在MOSFET器件中，電場對器件的溝道遷移率有非常大的影響，柵介質層越薄，摻雜水平越高，縱向電場就越高，這樣的高電場將會極大的降低器件的性能。因此在模型中采用有效遷移率來表征，有效遷移率隨著電場的改變而改變。本文討論在有柵壓VGS的情況下，應變Si溝道空穴高場遷移率與Ge組分及柵壓的關系。溝道遷移率[5]由三種機制的遷移率組成，表達式如下：

聲子遷移率表示為：

其中：

Qi為應變Si溝道反型層電荷， Qb為SiGe溝道耗盡區電荷[6]。

參數：

表面粗糙度散射遷移率表示為：

其中：

庫侖散射(電離雜質散射)遷移率表示為：

其中：C為常數：45.45×10-9V?s/cm， NS為應變Si溝道平均空穴濃度， NSi同上。由面電荷密度QS=qNStSi，電位移矢量D=εSiEEFF可推出：

那么電流電壓公式可以表示為：

2 模擬結果與討論

應變Si遷移率與Ge組分的關系如圖3 所示，模擬中采用的器件結構參數為：柵氧化層厚度為10 nm，應變Si層厚度為13.5 nm，摻雜為1016cm-3，SiGe層摻雜為1018cm-3。模擬可得在溝道開啟后，空穴遷移率隨Ge組分及柵壓變化的關系。

圖3 應變Si遷移率與Ge組分的關系

由圖3可知：遷移率隨著Ge組分而增加。這是由于在弛豫SiGe上生長Si產生張應變，升高了輕空穴帶，降低了重空穴帶，大大減小了谷間散射，其有效質量變小，從而提高了遷移率。當Ge組分達到25%左右時，遷移率達到飽和，不再增加。這種現象可以通過隨著Ge摩爾組分的增加使其分裂的子能帶數目的變化來得到解釋。 Ge組分增加應變增大，使得能帶分離加劇，未被填充的子能帶相對于被填充的子能帶數目增加，載流子被局限在少數的幾個填充的子帶內而不會跳越進其他更多的子帶，也就是遷移率會逐漸飽和等于那幾個填充滿的子帶內的載流子遷移率[7]。

與傳統Si NMOSFET的電流電壓特性曲線相似， IDS隨VDS和VGS的增加而上升。在VDS=VDsat=VGS-VTH時， IDS達到飽和。溝道長度為90 nm，從圖4中可以看到，模擬所得的結果與K.Rim， J.Chu等人[6]得到的曲線(VGS=-1.5 V時， 漏電流為420 μA/μm)是非常符合的。飽和柵跨導為：

圖4 應變SiPMOSFET的I-V特性

應變Si PMOSFET的飽和柵跨導與柵壓及Ge組分的關系曲線如圖5所示，結構參數為：柵氧化層厚度為10 nm，應變Si層厚度為13.5 nm，摻雜為1016cm-3， SiGe層 摻 雜 為 1018cm-3， 溝 道 長 度 為90 nm。

圖5 應變Si PMOSFET的飽和柵跨導

在圖5中：飽和柵跨導隨著柵壓的增加而上升，隨著Ge組分的增加而上升，在柵壓較大時，變化趨勢減小。這是由于Ge組分的增加，將使閾值電壓減小，載流子有效遷移率上升，因此柵跨導將升高。而電子有效遷移率μeff將隨VGS的上升而降低。

3 結論

本文推導出了應變Si PMOSFET的解析的閾值電壓模型，以及電流電壓特性，和跨導等電學特性參數模型，這些參數與Ge組分以及摻雜濃度有著密切的關系。最后，用MATLAB軟件對各項電學參數進行了模擬，取得了非常好的結果。此模型作為對PMOSFET進行模擬和電學參數的計算是非常有用的工具。

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