CMOS數控振蕩器設計

周國飛，龔 敏，鄔齊榮

（四川大學物理科學與技術學院微電子技術四川省重點實驗室，成都 610064）

1 引言

隨著數字信號處理越來越廣泛的應用，數字鎖相環DPLL（Digital Phase Lock Loop）在現代集成電路設計中也越來越普遍，特別是在數字信號處理器DSP和微處理器這類高性能數字電路應用中，數字鎖相環更是一種必不可少的電路。與傳統的模擬鎖相環（Analog Phase-Locked Loop）相比，由于數字鎖相環較少采用高阻值電阻、電容以及電感等非線性器件，可以采用與高速數字邏輯電路相兼容的制造工藝來設計和制造，也更加容易在數字系統中應用。

一個典型的數字鎖相環結構如圖1所示[1]，數控振蕩器DCO（Digital-Controlled Oscillator）是其中最關鍵和核心的部分。數控振蕩器DCO輸出了可變頻率的振蕩波形，決定了整個鎖相環的噪聲性能和功耗。數字時間轉換器（Ti me-t o-D ig it al Converter）輸出了參考時鐘和反饋來的輸出時鐘之間的相位差，一個數字環形濾波器（Digital Loop Filter）代替了模擬環形濾波器來控制DCO，由與參考時鐘的相位差來控制DCO輸出或高或低的振蕩頻率，輸出振蕩信號由負反饋送到數字時間轉換器，使相位差減小，最終讓輸出信號頻率與參考時鐘頻率一致，即達到相位鎖定。整個DCO因此不再需要含有電容或電感，同時也減少漏電流和電源噪音的問題。

2 電路結構和原理

數控振蕩器有多種實現結構，本文設計了一種完全采用靜態CMOS邏輯電路的DCO結構，該DCO基于由CMOS反相器構成的環形振蕩器，其電路結構如圖2所示。

如圖2所示，每一級環形振蕩器均是5個CMOS反相器串聯，并構成閉環負反饋回路，每個反相器的輸出也與下一級環形振蕩器對應的反相器輸出相連。根據巴克豪森準則：振蕩器要產生振蕩，那么環路增益必須大于等于一且總相移有360°。因此環路中進行反相的次數必須是奇數，三個以上的奇數個CMOS反相器串聯閉環回路，在一個微小的激勵下都能夠產生振蕩。單級環形振蕩器的振蕩頻率由反相器個數和其本征延遲決定，用n表示反相器個數，tr表示反相器上升沿延遲，tf表示反相器下降沿延遲，頻率可以用下式表示為[2]：

反相器下降延遲tf和上升延遲tr根據下列公式定義[2]，式中Rn、Rp分別為圖2（b）中反相器PMOS管M0、M1和NMOS管M2、M3的等效電阻，Cout為反相器輸出電容。

設置電路中所有MOSFET的溝道長度都為90nm工藝設計規范的默認值0.1 μm。因為在常溫下N溝道中的電子遷移率大約是P溝道中的空穴遷移率的2～3倍，因此設置PMOS管的寬度Wp是NMOS管寬度Wn的2倍，使反相器中NMOS管和PMOS管的等效電阻近似相等，即Rn=Rp，也就使tr=tf。

下降延遲tr和上升延遲tf相等可以讓環形振蕩器產生對稱性比較好的波形，提高振蕩器的抗噪聲性能。

每一級的5個CMOS反相器由一個高電平有效的輸入信號控制，同時打開或者關閉，讓DCO中的環形振蕩器逐級打開或者逐級關閉。當打開的環形振蕩器級數越多，電路中的振蕩電流越強，電路輸出的振蕩頻率就越快。反之，當打開的環形振蕩器級數越少，電路中的振蕩電流減弱，但因為整個DCO中的環形振蕩器總級數是一定的，因此整個DCO中的等效電容并沒有減少，所以輸出的振蕩頻率就會下降。因此，該數控振蕩器是通過控制打開的環形振蕩器級數，數字化地控制振蕩頻率，在DPLL中需要一個前置的數字環形濾波器提供輸入信號，控制各級振蕩器的打開或關閉。

當所有環形振蕩器都打開時，無論該DCO中總共有多少級環形振蕩器，DCO輸出的振蕩波形的最大頻率fmax都為式（1）表示的單個環形振蕩器振蕩頻率。輸出的最小頻率fmin也就是當只有一級環形振蕩器打開時的DCO輸出頻率。由此分析，DCO的增益可以如下式表示，式中N為電路中總的環形振蕩器級數：

由上述分析可見，當該DCO中具有的總的環形振蕩器級數越多，可以輸出的fmin越小，KDCO也越小，也就是每一級環形振蕩器開關所控制的頻率增減也越小，振蕩器線性度也就越好。

3 仿真結果

本文基于STMicroelectronics的90nm CMOS混合信號工藝，采用Cadence Virtuoso設計軟件，使用Analog Environment中的Spectre仿真器進行仿真。由于電路完全與數字集成電路工藝兼容，因此也可以采用諸如硬件描述語言來設計電路。

由32級環形振蕩器構成的數控振蕩器DCO在Cadence Virtuoso中的仿真電路如圖3所示，在本文的仿真中，是使用直流電壓作為控制DCO各級環形振蕩器打開或者關閉的輸入信號。

電路中電源電壓VDD=1.2V，所有MOSFET均采用9 0 n m工藝庫中的標準電壓晶體管S V T（Standard Voltage Transistor），其閾值電壓為Vthn=0.3V，|Vthp|=0.3V。當32級環形振蕩器逐級打開，數控振蕩器輸出波形的振蕩頻率也逐級上升，整個數控振蕩器的頻率調節范圍如圖4所示。

當32級DCO中的18級環形振蕩器打開的時候，DCO的相位噪聲如圖5所示。相位噪聲由Spectre仿真器的pss分析和pnoise分析測得。

該32級數控振蕩器的相位噪聲和功耗如表1所示，隨著環形振蕩器逐級打開，相位噪聲和功耗都明顯上升，這是獲得高頻率輸出波形所付出的性能代價。先測得單個反相器的平均電流，測得各個打開的反相器平均電流均約為14 μA，由下式可以得到電路的總功耗，式中N為打開的環形振蕩器級數。

為了研究環形振蕩器級數對頻率調節范圍的影響，將數控振蕩器的級數減少至18級或12級，再分別測試其頻率調節范圍。三種不同級數數控振蕩器調節范圍的對比如圖6所示，不同級數的數控振蕩器fmax相等，但fmin隨著數控振蕩器的總級數增加而減小，且KDCO也變小，調節線性度更好。

進一步測試器件尺寸對數控振蕩器性能的影響，當器件寬度Wn和Wp增加，反相器中的平均電流增加，可以輸出更高的頻率并減小電路中器件噪聲導致的相位噪聲，這對高性能電路是有意義的，但電路功耗也隨之增加。對于18級數控振蕩器，保持電路中全部MOSFET的溝道長度不變，同時增大圖2（b）中的NMOS管M2、M3的Wn和PMOS管M0、M1的Wp至原尺寸的1.5倍后測得的頻率調節范圍如圖7所示，全部環形振蕩器共18級打開后的DCO功耗 及相位噪聲如表2所示。

4 結論

該數控振蕩器結構采用全靜態CMOS邏輯電路來設計，獲得了線性度較好的頻率調節范圍，在90nm混合信號工藝條件下全DCO電路功耗在3mV左右，10MHz處相位噪聲低于-110 dBc/Hz，性能相比傳統LC壓控振蕩器有過之而無不及，非常適合應用于高性能數字電路中。在用該數控振蕩器結構設計DPLL時，應進一步增加環形振蕩器級數以提供線性度更好的可調輸出頻率范圍，并需要前置數字環形濾波器提供相配合的控制信號。

［1］Robert Bogdan Staszewski.All-Digital Frequency Synthesizer in Deep-Submicron CMOS [M].A John Wiley & Sons,Inc, 2006.110-112.

［2］R.Jacob Baker.CMOS Circuit Design, Layout, and Simulation [M].Wiley, 2008.383.

［3］Jose A.Tierno, Alexander V.Rylyako, Daniel J.Friedman.A Wide Power Supply Range, Wide Tuning Range, All Static CMOS All Digital PLL in 65nm SOI [J].IEEE Journal of Soild-States Circuits, January 2008, 43（1）: 42-51.

［4］Behzad Razavi.Design of Analog CMOS Integrated Circuits [M].McGraw-Hill Companies Inc, 2001.483-491.