基于位線循環充電SRAM模式的自定時電路設計

摘 要:隨著集成電路的密度和工作頻率按照摩爾定律所描述的那樣持續增長，使得高性能和低功耗設計已成為芯片設計的主流。在微處理器和SoC中，存儲器占據了大部分的芯片面積，而且還有持續增加的趨勢。這使存儲器中的字線長度和位線長度不斷增加，增加了延時和功耗。因此，研究高速低功耗存儲器的設計技術對集成電路的發展具有重要意義。對SRAM存儲器的低功耗設計技術進行研究，在多級位線位SRAM結構及工作原理基礎上，以改善SRAM速度和功耗特性為目的，設計了基于位線循環充電結構的雙模式自定時SRAM，其容量為8K×32 b。

關鍵詞:低位線電壓擺幅; 雙模式自定時; 復制電路; 時序控制

中圖分類號:TN710-34; TP274文獻標識碼:A

文章編號:1004-373X(2010)17-0199-03

Design of Self-timing Circuit Based on Bit-line Cyclic Charge SRAM Mode

MA Chen1， LIU Bo-nan2

(1. College of Electric Information， Sichuan University， Chengdu 610064， China; 2. College of Computer， Sichuan University， Chengdu 610064， China)

Abstract: Accompanied with the lasting increasing of the IC′s intensity and operating frequency as the Moor′s law， high-performance and low-power design become the mainstream of chip design. The memories have taken an absolutely large part of area on microprocessors，especially in SoCs， and the tendency is still going on. The consequence is the increase of length of word-lines and bit-lines of the memories， and then increases the time-delay and power consumption. The design of high-speed and low-power memories are going to play an significant role in the development of IC. The research of the high-speed and low-power memory technology is performed. Thus， the dual-mode self-timing control scheme based on bit-line cyclic charge DMST SRAM with capacity of 8K×32 b is proposed.

Keywords: voltage swing of low bit line; dual mode self-timed control; copy circuit; time-sequence control

0 引 言

近些年來，隨著集成電路制造工藝和制造技術的發展，SRAM存儲芯片在整個SoC芯片面積中所占比例越來越大[1-2]，而SRAM的功耗也成為整個SoC芯片的主要部分。同時，CPU的工作頻率逐年提高，從1999年的1.2 GHz增長到2010年的34 GHz。而且，這一趨勢還在進一步加強。CPU工作頻率的增加對SRAM的工作頻率提出很高的要求。

針對以上，提出位線循環充電(CRSRAM)SRAM結構，它主要是通過降低位線電壓的擺幅來降低功耗。采用雙模式自定時電路(DMST)則主要是根據讀寫周期的不同來產生不同的時序信號，從而提高讀寫速度。基于不同SRAM存儲陣列結構，雖然這種技術能有效地改善SRAM的功耗和速度，但它們卻從來沒有被有效地結合在一起。

本文的主要內容就是設計并仿真基于位線循環充電SRAM結構的雙模式自定時電路(DMST CRSRAM)，并將其仿真結果與傳統結構相比較，由此可以看出這兩種結構在速度和功耗方面的優勢。

1 多級位線位SRAM結構及工作原理

如圖1所示，多級位線SRAM(HBLSA-SRAM)的主要原理是利用兩級位線和局部靈敏放大器來使主位線寫入周期中的，BL和BLB上的電壓擺幅是一個很小值，而通過局部靈敏放大器將這個電壓放大為VDD到0的大擺幅信號輸入到局部位線上。這樣，位線的電壓擺幅減少，而且VDD到0的大擺幅寫入保證了足夠的寫裕度。

HBLSA-SRAM不僅可以降低位線的電壓擺幅，還可以有效地減小位線的電容負載。位線的負載電容很大程度上取決于位線上連接的MOS管數量。如圖1所示，在每一個Group中有M個存儲單元，而一共有N個Group，所以總共有M×N個存儲單元。對于一個傳統的SRAM結構有如此的容量，那么其位線上一共會接M×N個MOS管。但對于HBLSA-SRAM來說，將連接到主位線和局部位線的MOS管加在一起也不過N+M+5個。其中，對于主位線一共連接N個MOS管，而局部位線一共連接M+5個MOS管，M為M個存儲單元的傳輸管，有1個來自與主位線連接的MOS管，另外4個來自局部的靈敏放大器。所以，不但位線擺幅顯著下降，而且位線電容負載也下降了。

圖1 多級位線位SRAM基本結構

HBLSA-SRAM的讀寫功耗與傳統的SRAM比較如下:

(1) 對于寫入功耗

傳統的SRAM:

P=CCVBL#8226;V2DD#8226;f

HBLSA-SRAM:

PBL=CBL#8226;VBL#8226;VDD#8226;f

PSBL=CSBL#8226;VDD2#8226;f

P=PBL+PSBL=(CBL#8226;VBL+CSBL#8226;VDD)#8226;VDD#8226;f

式中:PBL代表主位線上的功耗;PSBL代表局部位線上的功耗;CBL代表局部位線的電容負載;CSBL代表主位線的電容負載;CCVBL代表傳統結構位線的電容負載;VBL代表局部位線的電壓擺幅。通過之前的分析，有(CBL+CSBL)

(2) 對于讀出功耗

傳統的SRAM:

P=CCVBL #8226;VCVBL#8226;VDD#8226;f

HBLSA-SRAM:

P=(CBL+CSBL)#8226;VBL#8226;VDD#8226;f

式中:VCVBL代表讀出傳統結構的位線電壓擺幅。可以認為，VCVBL和VBL近似相等，所以HBLSA-SRAM的讀出功耗也小于傳統的SRAM。

2 基于位線循環充電SRAM模式的自定時電路設計

將位線循環充電SRAM的結構與雙模式自定時電路相結合，為了進一步減小CRSRAM的功耗和優化器讀寫延時，提出基于位線循環充電SRAM的雙模式自定時電路結構(DMST CRSRAM)。其時序控制電路如圖2所示。

為了使CRSRAM和雙模式自定時電路更有效地結合起來，對CRSRAM的基本結構做了三個主要的改變。

(1) 傳統CRSRAM結構中，位線電壓在每次讀操作之前都要被預充到VDD。這樣有兩個缺點:一是增加了額外的讀寫操作轉換的控制電路，以及將位線電壓預充到不同電壓的電路。

二是預充電到VDD增加了額外的位線擺幅。如果讀寫操作交替出現的話，那么預充電會消耗很大的功耗。

圖2 DMST CRSRAM的時序控制電路結構

這里設計的電路結構中，不論讀操作還是寫操作都是以同樣的位線電壓開始的。這樣做會導致在讀操作中，從存儲單元到位線的充放電電流會使位線上的電壓出現浮動，位線上的電荷會有無法完全預計的損失或增加，由于沒有了預充電電路，位線的電荷不可完全預計的變化會對電路的讀寫能力產生影響。但是，由于位線的電容負載較大，而存儲管的驅動能力較小，所以讀操作對位線的電荷的影響不會使電路功能出現問題。

(2) 為了使控制電路變得簡潔，把求值模式放在平衡模式的前面。這樣，時序控制時只要控制求值模式的時間長度，而將時鐘周期的剩余時間直接作為平衡模式的時間長度。因為，平衡模式與求值模式不同，過長的平衡模式時間不會增加額外的功耗。

(3) 由于寫入時CRSRAM的位線電壓是小擺幅，所以為了確保寫入操作的正確和提高寫入的速度，用7管結構的存儲單元代替傳統的6管單元結構的存儲單元。7管結構的存儲單元的結構如圖2所示。其工作原理:每次在讀操作中，先是QE=1，將存儲單元的存儲數據消掉，再將Q0和Q1的點位拉到同一值。這樣，小的位線電壓擺幅可以順利寫入。

如圖2所示，DMST CRSRAM的時序控制電路包括四個部分:復制陣列、雙模式電壓監測器(DMVD)、時序控制單元(TCU)和QE信號產生電路(QEG)。

在復制列上，原本的Exchanger被化簡成DIN均為1時的情況，而且復制列上所有的虛擬存儲管的Q0被強制為0，Q1被強制為1。所以在求值模式中，DBL的電壓被上拉，而DBLB的電壓被下拉。那么Q0的邏輯0會提供給DBL一個下拉電流，以減緩其電壓的上升，同樣Q1的邏輯1會提供給DBLB一個上拉電流，以減緩其電壓的下降。所以，這樣就在虛擬位線上模擬了位線電壓在最慢情況下的變化過程，即可以確保真實位線上的電壓在DMVD觸發前就已經達到了操作所需的電壓值。

DMVD由兩個參考電壓不同的比較器以及由讀寫使能信號WEN控制的兩個傳輸管組成。靈敏放大器用來監測DBL和DBLB上的電壓差，一旦達到了預定的參考電壓值便被觸發，而WEN控制的傳輸管負載分別在讀周期和寫周期，使其對應的靈敏放大器被觸發后，其輸出作為信號P輸入到時序控制單元TCU。

TCU本質是一個異步電平觸發電路，其工作情況如下:當CLK上升沿到來后，GTC也隨之上升;而當P信號上升沿到來，GTC信號則回落到低電平。GTCN為GTC的反向信號。

QE信號產生電路(QEG)，當只有CLK上升沿時，由于延時單元的作用，QEN信號為高電平，脈寬為延時時間。而WEN控制QEN信號只有在WEN=1時(寫周期)才輸出QE信號。

接下來，可以利用GTC和GTCN去控制整個電路。其中，A[i]代表行譯碼;A[j]代表列譯碼。在寫周期之中，CLK上升輸入到TCU之中，GTC變為高電平，同時GTCN變為低電平;隨后EQ變為低電平，平衡模式結束。對于列選中的位線，EV和WL變為高電平，進入求值模式。寫周期EV信號也作用在虛擬位線上，使其產生電壓差，當虛擬位線上的電壓差到達足以寫入數據時，DMVD被觸發產生P信號，P信號輸入到TCU之中，使GTC再次變為低電平，GTCN變回高電平;隨即，EV和WL變為低電平，EQ變回高電平，電路從求值模式轉變為平衡模式。在平衡模式中，所有的位線包括虛擬位線的電壓都被充放電回到初始值。這次寫操作結束，電路對下一次的操作做好準備。

在讀操作中，這個過程是類似的。CLK上升輸入到TCU之中，GTC變為高電平，同時GTCN變為低電平;隨后EQ變為低電平，平衡模式結束。不同的是，讀周期中，EV信號一直為低電平，所以只有WL上升到高電平，才進入求值模式。此時，DWL信號也上升到高電平，使虛擬存儲單元下拉DBL上的電壓，當DBL上的電壓足夠低時，DMVD被觸發產生P信號，信號輸入到TCU中，使GTC再次變為低電平，GTCN變回高電平;隨后，DWL和WL變為低電平，EQ變回高電平，電路從求值模式轉變為平衡模式。在平衡模式中，所有的位線包括虛擬位線的電壓都被充放電回到初始值。這次讀操作結束，電路對下一次的操作做好準備。

3 結 語

雙模式自定時技術分別針對讀寫周期產生不同的時序信號，并借此來改善SRAM的時鐘周期和功耗。雙模式自定時技術考慮了位線上的寄生電容和電阻，存儲單元不同的寫入響應時間，以及依賴于存儲數據的位線的漏電流。仿真結果說明，這種雙模式自定時技術使時鐘周期降低了16%~30.7%，寫入功耗降低了15%~22.7%。

參考文獻

[1]BARNES P. A 500 MHz 64 b RISC CPU with 1.5 MB on-chip cache[C]//IEEE International Solid StateCircuits Conference， Digest of Technical Papers. San Francisco: ISSCC， 1999: 86-87.

[2]HESLEY S. A 7th-generation x86 microprocessor[C]//IEEE International Solid State Circuits Conference， Digest of Technical Papers. San Francisco: ISSCC， 1999: 92-93.

[3]MASGONTY J M， CSERVENY S， PIGUET C. Low-power SRAM and ROM memories[C]//Proceedings PATMOS. [S.l.]: PATMOS， 2001: 7-14.

[4]ANGEL Edwin De， SWARTZLANDER Earl E. Survey of low power techniques for ROMs[C]//International Symposium on Low Power Electronics and Design. New York: ISLPED， 1 997:7-11.

[5]楊焱.數據Cache靜態存儲體設計[D].長沙:國防科學技術大學，2006.

[6]楊洪艷.SRAM靈敏放大器模塊的HSPICE仿真與設計改進[D].北京:北京工業大學，2004.

[7]AMRUTUR Bharadwaj S， HOROWITZ Mark A. A replica technique for wordline and sense control in low-power SRAMs[J]. IEEE Solid State Circuits， 1 998， 33(8): 1208-1219.

[8]WU Zhong-yuan， GAO Zhi-qiang， HE Xiang-qing. A high performance embedded SRAM complier[C]//2003 Proceedings 5th International Conference on ASIC.Beijing: ASIC， 2003(1): 470-473.