基于位線循環充電SRAM模式的自定時電路設計

摘 要:隨著集成電路的密度和工作頻率按照摩爾定律所描述的那樣持續增長，使得高性能和低功耗設計已成為芯片設計的主流。在微處理器和SoC中，存儲器占據了大部分的芯片面積，而且還有持續增加的趨勢。這使存儲器中的字線長度和位線長度不斷增加，增加了延時和功耗。因此，研究高速低功耗存儲器的設計技術對集成電路的發展具有重要意義。對SRAM存儲器的低功耗設計技術進行研究，在多級位線位SRAM結構及工作原理基礎上，以改善SRAM速度和功耗特性為目的，設計了基于位線循環充電結構的雙模式自定時SRAM，其容量為8K×32 b。

關鍵詞:低位線電壓擺幅; 雙模式自定時; 復制電路; 時序控制

中圖分類號:TN710-34; TP274文獻標識碼:A

文章編號:1004-373X(2010)17-0199-03

Design of Self-timing Circuit Based on Bit-line Cyclic Charge SRAM Mode

MA Chen1， LIU Bo-nan2

(1. College of Electric Information， Sichuan University， Chengdu 610064， China; 2. College of Computer， Sichuan University， Chengdu 610064， China)

Abstract: Accompanied with the lasting increasing of the IC′s intensity and operating frequency as the Moor′s law， high-performance and low-power design become the mainstream of chip design. The memories have taken an absolutely large part of area on microprocessors，especially in SoCs， and the tendency is still going on. The consequence is the increase of length of word-lines and bit-lines of the memories， and then increases the time-delay and power consumption. The design of high-speed and low-power memories are going to play an significant role in the development of IC. The research of the high-speed and low-power memory technology is performed. Thus， the dual-mode self-timing control scheme based on bit-line cyclic charge DMST SRAM with capacity of 8K×32 b is proposed.

Keywords: voltage swing of low bit line; dual mode self-timed control; copy circuit; time-sequence control

0 引 言

近些年來，隨著集成電路制造工藝和制造技術的發展，SRAM存儲芯片在整個SoC芯片面積中所占比例越來越大[1-2]，而SRAM的功耗也成為整個SoC芯片的主要部分。同時，CPU的工作頻率逐年提高，從1999年的1.2 GHz增長到2010年的34 GHz。而且，這一趨勢還在進一步加強。CPU工作頻率的增加對SRAM的工作頻率提出很高的要求。

針對以上，提出位線循環充電(CRSRAM)SRAM結構，它主要是通過降低位線電壓的擺幅來降低功耗。采用雙模式自定時電路(DMST)則主要是根據讀寫周期的不同來產生不同的時序信號，從而提高讀寫速度。基于不同SRAM存儲陣列結構，雖然這種技術能有效地改善SRAM的功耗和速度，但它們卻從來沒有被有效地結合在一起。

本文的主要內容就是設計并仿真基于位線循環充電SRAM結構的雙模式自定時電路(DMST CRSRAM)，并將其仿真結果與傳統結構相比較，由此可以看出這兩種結構在速度和功耗方面的優勢。……