基于FPGA的數字脈沖壓縮系統實現

摘 要:針對采用線性調頻信號的寬帶雷達系統，完成單通道高速數據采集和數字脈沖壓縮系統的工程實現。系統使用ADS5500完成14位、60 MSPS的數據采集，使用FPGA實現1 024點的數字脈沖壓縮。脈沖壓縮模塊采用快速傅里葉變換IP核進行設計，可以在脈沖壓縮的不同階段對其進行復用，分別完成FFT和IFFT運算，從而使硬件規模大大減少。系統采用塊浮點數據格式以提高動態范圍，同時減小截斷(或舍入)誤差對輸出信噪比的影響。

關鍵詞: 數字脈沖壓縮; 快速傅里葉變換; 塊浮點; 知識產權核; 現場可編程門陣列

中圖分類號:TN911; TP274 文獻標識碼:A

文章編號:1004-373X(2010)14-0190-03

Implementation of Digital Pulse Compression System Based on FPGA

PANG Long， CHEN He

(Radar Technology Research Institute， School of Information and Electronics， Beijing Institute of Technology， Beijing 100081， China)

Abstract: A single-channel high-speed data acquisition and digital pulse compression system is implemented for the wideband radar system with LFM signal. ADS5500 is used for 14 b， 60MSPS data acquisition and FPGA is used for 1024 points digital pulse compression (DPC). The DPC module is designed using FFT IP core which can be reused in different periods of DPC， respectively performing FFT and IFFT calculation， so that the hardware consumption is saved significantly. The block floating-point data format is used to enhance dynamic range， and diminish truncation or rounding error which affects the output signal to noise ratio.

Keywords: digital pulse compression; FFT; block floating point; IP core; FPGA

0 引 言

脈沖壓縮體制在現代雷達中被廣泛采用，通過發射寬脈沖來提高發射的平均功率，保證足夠的作用距離;接收時則采用相應的脈沖壓縮算法獲得脈寬較窄的脈沖，以提高距離分辨力，從而能夠很好地解決作用距離和距離分辨力之間的矛盾問題[1-3]。

線性調頻(LFM)信號通過在寬脈沖內附加載波線性調制以擴展信號帶寬，從而獲得較大的壓縮比。所需匹配濾波器對回波信號的多普勒頻移不敏感，因此LMF信號在目前許多雷達系統中仍在廣泛使用[4-5]。

本文基于快速傅里葉IP核可復用和重配置的特點，實現一種頻域的FPGA數字脈壓處理器，能夠完成正交輸入的可變點LFM信號脈沖壓縮，具有設計靈活，調試方便，可擴展性強的特點。

1 系統功能硬件實現方法

該系統為某寬帶雷達系統的數據采集和數字脈沖壓縮部分。系統要求在1個脈沖重復周期(PRT)內完成距離通道的數據采集及1 024點的數字脈沖壓縮，并在當前PRT將脈壓結果傳送至DSP，其硬件結構如圖1所示。

圖1 系統硬件實現框圖

數據采集系統主要包括前端的運算放大器和模/數轉換器。運算放大器選用ADI公司的AD8138，將輸入信號由單端轉換為差分形式以滿足ADC的輸入需求，并且消除共模噪聲的影響。模/數轉換器選用TI公司的ADS5500，具有14 b的分辨率和125 MSPS的最高采樣率，用來對輸入LFM信號進行60 MHz的高速采樣。

數字脈沖壓縮模塊在FPGA中實現，FPGA選用Xilinx公司的XQ2V1000芯片。在對輸入采樣數據進行脈沖壓縮后，結果存儲于FPGA片內的雙口RAM中，并向DSP發送中斷信號。DSP在接收到中斷信號后讀取RAM中的脈壓數據進行主處理。

2 脈沖壓縮模塊的設計和實現

2.1 脈沖壓縮原理

數字脈沖壓縮技術是匹配濾波和相關接收理論的實際應用，頻域的匹配濾波等效于時域的相關接收。基于匹配濾波理論實現數字脈沖壓縮的原理如圖2所示。

圖2 脈沖壓縮原理

圖2中θ(f)為發射信號的非線性相位譜，接收的回波信號在經過匹配濾波后，非線性相位譜得到校正。輸出的窄脈沖為:

y(t)=∫+∞-∞H(f)2ej2πftdf

匹配濾波器有一個重要的特性:對波形相同而幅度和時延不同的信號具有適應性。也就是說，與信號s(t)匹配的濾波器，對信號αs(t-τ)也是匹配的。回波信號s(t)在波門中的位置反映在脈壓結果峰值出現的位置，這也是利用雷達脈沖進行測距的主要依據[6]。

2.2 脈沖壓縮原理

脈沖壓縮模塊包括FFT與IFFT單元、復數乘法單元以及存儲單元，其結構框圖如圖3所示。其中，FFT和IFFT單元是通過復用Xilinx公司提供的快速傅里葉變換IP核來實現的，而硬件乘法器則為復乘提供了解決途徑。

圖3 脈沖壓縮模塊的結構框圖

采樣數據首先存入FIFO中進行全局緩存，然后FFT單元從FIFO中讀取采樣數據，緊接著進行FFT運算，結果在流水輸出時直接與匹配濾波器系數相乘，并將運算結果寫入塊RAM1中，最后IFFT單元從塊RAM1中讀取復乘后的數據進行IFFT(復用FFT運算IP核)運算，結果寫入塊RAM1后發送中斷信號，等待DSP讀取。

2.2.1 FFT處理單元的硬件復用

在系統中FFT處理單元通過使用軟核Fast Fourier Transform v3.0來實現的。該IP核提供3種結構選擇:

(1) 管線級，數據流水I/O。這種結構將若干基-2蝶形單元級聯起來，使得數據的輸入、計算、輸出可以流水進行，從而可以達到很高的處理速度，但資源消耗較大;

(2) 基-2，最少資源消耗。這種結構采用單個基-2蝶形單元對輸入數據進行變換，運算消耗的時間較長;

(3) 基-4，突發I/O;這種結構采用單個基-4蝶形單元對輸入數據進行變換，并利用塊RAM來存儲旋轉因子，占用系統資源較少，在1個PRT內可以完成脈壓結果的輸出，從而在資源和速度這兩者之間達到很好的平衡，也是設計中實際采用的結構。

FFT處理單元主要包括2個過程:數據I/O和運算過程，但兩者不是流水執行的。FFT啟動信號有效后，數據開始進行裝載，裝載完成后開始進行FFT運算;等待運算結束后，結果才可以輸出。在運算過程中，不發生數據的裝載或輸出。

在數字設計中，FFT和IFFT處理單元時可以采用相同的結構來實現的[7]。具體的方法是:在做IFFT運算前，先交換輸入數據的實部和虛部，然后送入FFT處理單元按照FFT的結構進行運算，并交換FFT運算結果的實部和虛部，最后除以運算點數N，就可以得到IFFT的運算結果。

該IP核基于上面的方法同時具有進行IFFT運算的功能，通過實時配置端口FWD INV上的電平可以實現復用，分別完成FFT和IFFT運算。在FPGA設計中，利用結構復用減少邏輯單元塊，不僅可以節約系統資源，而且能夠減少結構間的硬連線及傳輸線時延，有利于提高系統的工作頻率。

2.2.2 脈沖壓縮模塊的時序設計

由于FFT和IFFT的邏輯運算功能已經在IP核中實現，因此時序設計便顯得尤為重要。在FFT(或IFFT)運算單元中，主要的狀態與時序控制信號及其功能描述如表1所示。

表1 狀態與時序控制信號及其功能描述

端口名稱功能描述

START用于啟動數據輸入和變換的運算

UNLOAD用于啟動數據的輸出

NFFT5 b、變換點數(如1 024點:01010)

FWD INV模式配置(1代表FFT，0代表IFFT)

NFFT WENFFT寫使能信號

FWD INV WEFWD INV寫使能信號

在采樣距離門有效期間，將樣本數據寫入FIFO中進行緩存。采樣結束后，通過FFT單元的寫使能信號(NFFT WE和FWD INV WE)將NFFT = 01010及FWD INV WE=1寫入狀態控制寄存器設定工作模式，接著啟動START信號進行FFT運算，寫使能信號與START之間僅差1個時鐘周期。運算結束后，DONE信號有效1個時鐘周期，輸出使能信號UNLOAD與DONE同步，經過7個時鐘周期后數據有效信號DV開始有效，FFT運算結果開始流水輸出，同時與匹配濾波器的系數相乘，并存入RAM中。由于乘法運算的固有延遲，寫使能RAM EN延遲DV信號2個時鐘周期。存儲結束時，IFFT單元的寫使能信號同時有效，并設定NFFT=01010及FWD INV WE=0，接著啟動START信號進行IFFT運算。運算結束后，DONE信號(與UNLOAD同步)再次有效，IFFT運算輸出結果在DV信號有效期間直接寫入RAM中。單個PRT內各控制信號的具體時序說明如圖4所示。

圖4 控制信號具體時序說明

2.2.3 塊浮點數據格式

在數字信號處理系統中，數據表示格式可分為定點制、浮點制和塊浮點制，它們在實現時對系統資源的要求不同，工作速度也不同，有著不同的適用范圍。定點表示法使用最多，簡單且速度快，但動態范圍有限，需要用合適的溢出控制規則(如定比例法)適當壓縮輸入信號的動態范圍，但這樣會降低輸出信號的信噪比。浮點表示法的優點是動態范圍大，可避免溢出，能在很大的動態范圍內達到很高的信噪比，主要缺點是系統實現復雜，硬件需求量大，成本和功耗高，而且速度較慢[8-9]。

塊浮點表示法兼有定點法和浮點法的某些優點，是以上2種表示法的結合[10]。這種表示法首先對一組數據進行檢測，歸一化最大數的小數部分，再建立適當的指數。接著把剩下數據的小數部分轉化為合適的數，使它們可以使用最大數的指數。塊浮點算法的主要優點是:大動態范圍、低截斷(或舍入)噪聲，是一種有效的數據表示形式。從芯片實現角度上看，塊浮點表示法能夠保證較高的信號處理質量，尤其適用于FFT運算的場合。脈壓模塊中的FFT核帶有塊浮點運算的功能，整個運算過程中的數據格式表示如圖5所示。

ADC輸入數據為14 b的二進制補碼形式，對其低位補零擴展為16 b(IP核要求的輸入精度)后送入FFT運算單元，輸出結果為16 b的定點數以及指數EXP1。復乘包括乘法和累加運算，即FFT結果與匹配系數進行16 b×16 b的乘法運算，所得結果再進行加法運算;在進行加法運算前，所有數據擴展為33 b以防止溢出的發生，最終數據截取高16 b送入IFFT處理單元，輸出為16 b的定點數和指數EXP2，將其與EXP1相加后得到指數EXP。脈壓的最終結果即為IFFT后的16 b定點數以及指數EXP，兩者分別存儲在FPGA片內RAM中。

圖5 系統運算過程中的數據格式

2.3 脈沖壓縮模塊的測試

設輸入理想LFM信號參數如下:帶寬B=40 MHz;時寬T=6 μs;系統樣本速率為60 MHz;使用海明窗加權。在上述條件下，脈沖壓縮系統的輸出結果對數圖如圖6所示。

圖6 脈沖壓縮結果對數圖

在圖6中，橫軸代表距離采樣單元，即系統最小距離分辨率。通過系統實際處理結果與Matlab仿真結果的對比驗證了設計的正確性和實用性。

3 結 語

系統采用ADS5500完成14位、60 MSPS的數據采集，并在FPGA中實現1 024點的數字脈沖壓縮。設計采用并行流水方式提高工作速度，而塊浮點算法則充分保證運算的精度。IP核的復用大大降低硬件規模，從而使整個系統具有高速度、高精度和低功耗的特點。

參考文獻

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